Leiterplattenentwurf Board-Designs auf Signal-Integrität überprüfen

Die Simulation der Signal-Integrität vor, während und nach dem PCB-Design gehört zu den am meisten unterschätzten Aufgaben in der Entwicklungsphase eines Elektronikproduktes. Gerne verlassen sich Entwickler hierbei auf so genannte Daumenregeln, um Themen wie Reflexionen oder Übersprechen hinreichend und ohne großen Aufwand in ein überschaubares Risiko zu verwandeln. Doch gilt diese Annahme mit modernen Elektronikbausteinen immer noch?

Um dieser Frage gerecht zu werden, müssen erst die physikalischen Grundlagen zum Phänomen der Reflexionen auf Übertragungsstrecken untersucht werden. Viele Ingenieure haben während ihres Studiums gelernt, dass die Welt binär ist. Demnach gibt es nur zwei Zustände: „0“ und „1“. Von Analogtechnik war oft nur sehr wenig die Rede. Ein binäres Signal zeichnet sich durch saubere Übergänge von 0 nach 1 und von 1 nach 0 aus. Von Nachschwingen der Signale aufgrund von Reflexionen vom Empfänger ist hierbei keine Rede.

Für „langsame“ Technologien, z.B. TTL  mit ungefähr 5 ns, mag dies vielleicht noch gelten. Bei dieser Anstiegszeit verschlechtert die Reflexion vom Empfänger oft nur unwesentlich die Integrität dieses Signals. Warum also zusätzlichen Aufwand in die Simulation stecken? Die Antwort ist einfach: Weil die Zeit nicht stehen bleibt, und geringere Halbleiterstrukturen oft auch geringere Anstiegs- und Abfallzeiten zur Folge haben. Diese wiederum zeichnen verantwortlich für Reflexionen, die sich in Über- oder Unterschwingungen beim Signalübergang bemerkbar machen. Wenn man also bei einem numerischen 2,5-V-Signal einen Überschwinger bis 4,5 V bekommt,  könnte das die letzte Reflexion des Empfängers gewesen sein, da die ESD-Diode am Eingang sich dabei möglicherweise „verabschiedet“. Ein Unterschwinger bis runter auf 1,5 V wiederum könnte durchaus den Empfänger zweimal takten, was in der Folge noch unangenehmer ist, denn einen Fehler wie diesen muss man erst einmal finden.

Im Folgenden wird von einer typischen Anstiegszeit von 300 ps ausgegangen, die viele moderne Treiber problemlos erreichen. Des Weiteren kann man die Reflexionen auf einer Übertragungsstrecke dann ermitteln, wenn man dazu den Wert für die Transitional Electrical Length (TEL) kennt. Diese definiert sich aus dem Produkt der Geschwindigkeit einer elektromagnetischen Welle - bei Verwendung eines bestimmten Materials - multipliziert mit der Anstiegs- bzw. Abfallzeit eines Signals. Anders formuliert: Es zählt nur der Signalwechsel selbst, nicht die Anzahl der Wechsel bzw. die Frequenz. Bei Verwendung von FR4-Leiterplattenmaterial geht man bei der Geschwindigkeit von 15 cm/ns oder etwa einem Drittel der Lichtgeschwindigkeit aus. Demnach entspricht die TEL bei einer Anstiegszeit von 0,3 ns multipliziert mit 15 cm/ns einem Wert von 4,5 cm.

Bewährte Daumenregeln erleichtern die tägliche Entwicklungsarbeit

In der täglichen Praxis eines Entwicklers gibt es zahlreiche Daumenregeln. Eine von diesen besagt, dass man mit Reflexionen zu rechnen hat, wenn eine Übertragungsstrecke länger als 20 Prozent  der errechneten TEL ausfällt. In unserem Fall wären dies genau 9 mm. Nun stelle man sich doch bitte mal in einer ruhigen Minute folgende Frage: Wie viele Leiterbahnen auf dem aktuellen PCB-Design sind länger als 9 mm? Eines der am weitesten verbreiteten Missverständnisse hinsichtlich der Integrität von Signalen besagt, dass die Reflexionen von der Frequenz abhängen. Leider ist das aber nur Wunschdenken.

Die Frage, ob man diese Phänomene untersuchen sollte, ist also geklärt. Bleibt noch die Frage, wie der Entwickler ohne großen Aufwand sicher sein kann, dass er diese Störeffekte noch entdeckt, bevor Kunden-Reklamationen auf seinem Schreibtisch landen. Die Entwurfsumgebung Altium Designer bietet hier mit ihrer vereinheitlichten Entwicklungsumgebung einen interessanten Lösungsansatz, denn die Simulation der Signal-Integrität ist fester Bestandteil des Gesamtpaketes und muss demnach nicht extra angeschafft werden. Ein weiterer Vorteil dieser Lösung ist, dass hier nicht einfach ein Simulations-Tool in eine Sammlung von unterschiedlichen Tools  mit integriert wurde. Vielmehr greift diese Simulation auf die Informationen in der vereinheitlichten Datenbank zu, die von allen anderen Prozessen benutzt werden kann - also auch vom PCB-Prozess.

Wenn der Entwickler sein Board entflechtet hat, dann stehen dem Simulationswerkzeug fast alle Daten zur Verfügung, die es benötigt - inklusive Netze, Lagenaufbau, Leiterbahnlängen und -abstände etc. Falls den verwendeten Komponenten vorab ein entsprechendes IBIS-Modell zugeordnet worden ist, so steht der Simulation nichts mehr im Wege. Sinnvollerweise definiert man noch eine Regel, in der man Toleranzen von z.B. ±20 % erlaubt. Es werden auf Knopfdruck sämtliche Netze auf die eingestellten Toleranzen untersucht.

Nach erfolgter Simulation wird der Status aller Netze laut der Vorgabe übersichtlich in einem Kontrollfenster dargestellt. Falls alle Signale die Überprüfung erfolgreich bestanden haben, kann man sich jetzt anderen Aufgaben zuwenden. Bild 1 zeigt das Kontrollfenster zur Signal-Integrität.

Falls einzelne Signale den Test nicht bestanden haben, können diese und alle Knoten z.B. auf Reflexionen hin weiter untersucht werden. Da man mit Altium Designer eine vereinheitlichte Entwicklungsumgebung benutzt, reicht ein Mausklick, um diese Signale auf dem PCB bzw. im Schaltplan identifizieren und hervorheben zu können. Bei Verwendung von Bausteinen mit einstellbaren I/O-Zellen (z.B. FPGAs) können die verschiedenen Kurven zum Bestimmen der besten Treiberstärken übereinander gelegt werden. Bild 2 zeigt beispielhaft, wie ein entsprechendes Simulationsfenster aussehen könnte.

Das integrierte FPGA-Design-Tool -vereinfacht Anpassungsroutinen

In die Entwurfsumgebung integriert ist eine komplette FPGA-Entwicklungsumgebung, so dass man nicht in ein anderes Tool wechseln muss, wenn zum Beispiel die Treiberstärke entsprechend der Simulation angepasst werden soll. Wenn man die Treiberstärke nicht ändern kann, so steht dem Entwickler u.a. auch die Möglichkeit eines seriellen Widerstandes zur Dämpfung zur Verfügung. Verschiedene Terminierungs-Modelle sind ebenfalls integriert, so dass einer einfachen Bestimmung des besten Widerstandswertes nichts mehr im Wege steht.

Viele PCB-Entwickler haben durchaus auch ästhetische Ansprüche an ihren Leiterplattenentwurf. Aus diesem Grund werden Bus-Strukturen gerne zusammen entflochten. Das sieht zwar schön aus, birgt aber die Gefahr, dass ein Signal „überspricht“. Auch hier hilft die vereinheitlichte Entwicklungsumgebung, denn auf Knopfdruck können alle Leiterbahnen identifiziert werden, die den Suchkriterien (z.B. max. 10 mil. Distanz und min. 10 mil. parallele Leiterbahnführung) entsprechen. Einer Analyse des Übersprechens von einem Kanal als Aggressor auf den anderen steht dann nichts mehr im Wege