Design-Praxis: Systemsimulation (Teil 1) Zur Versorgungsintegrität von Embedded Hardware

DC-Versorgungsintegrität als Designproblem

Zunächst erfolgt die Komponentenauswahl nach Funktion und Anwendungsumgebung des eingebetteten Systems: verarbeitende Elemente (µC, µP, FPGA oder SoC), speichernde Elemente wie RAM- oder Flash-Bausteine sowie Transceiver und Bridges für die Datenübertragung. Moderne Recheneinheiten besitzen damit, je nach Typ, drei bis zehn verschiedene Stromversorgungen mit teils unterschiedlichen Spannungsversorgungen. Sie stellen unterschiedlichen IC-Bereichen die geforderten Spannungsniveaus bereit und regeln die korrekte Einschaltreihenfolge (Sequencing). Diese Stromversorgungen müssen auf der Leiterplatte integriert sein: d.h. es müssen verschiedene Versorgungsnetze (VCC) und eines oder mehrere Masse-Netze (GND) geroutet und mit entsprechenden Spannungen bespeist werden.

Bei der Auslegung der Versorgungsnetze gilt es, zunächst die Stromtragfähigkeit zu beachten. Diese wird maßgeblich durch das Ohmsche Gesetz bestimmt: Kupfer besitzt bei Raumtemperatur eine elektrische Leitfähigkeit von ca. 58*106 S/m, eine 35 µm dicke Kupferschicht, mit 1 cm Breite und 2 cm Länge ergibt 1 mΩ Widerstandsbelag. [R equals fraction numerator l over denominator d times w times sigma end fraction]
Trägt eine solche Schicht als Versorgungsleitung 30 A Strom, wie für eine Core-Versorgung durchaus üblich, ergibt das 30 mV Spannungsabfall und einen Leistungsumsatz von fast einem Watt! Das entspricht 3,5 % einer typischen Core-Versorgungsspannung 0,85 V, gleichsam fällt 3,5 % der Verlustleistung schon in der Kupferleiterbahn an! Dieser Spannungsabfall (DC-Drop) ist bei der Einspeisung zu beachten, da an den jeweiligen IC-Kontakten eine gewisse Toleranz für die Versorgungspannungen eingehalten werden muss. Thermische Aspekte und Elektromigration (der diffusiven Transport von Kupferionen in starken DC-Stromlaufbahnen) bewirken Vorgaben für maximale Stromdichten in Leiterbahnen und Vias. Typischerweise sind einige Ampere pro Quadratmillimeter Leiterquerschnitt einzuhalten, die für die langfristige Systemfunktion zu Prüfen sind. Kürzere und breitere Leiterbahnen verringern den DC-Drop, nicht nur deshalb sollten Versorgungs- und Massenetze möglichst flächig angelegt werden.

Das Layout in einer konkreten Anwendung ist etwas komplizierter. Die Leiterplatte besteht aus mehreren Lagen, davon sind einige VCC- oder GND-Lagen und andere Signallagen. Diese Lagen werden meistens getrennt, um Referenzlagen für impedanzangepasste Signalleitungen bereitzustellen und um den induktiven Beitrag zu den Versorgungsimpedanzen gering zu halten.  

Oft werden große ICs (z.B. verarbeitende Elemente), die mit Ball Grid Arrays (BGA) aus Lötkugeln in einem Reflow-Prozess auf die Leiterplatte bestückt wurden, versorgt. Der Strom wird dabei vom Spannungsregler (VRM) typischerweise mit Vias in eine Innenlage, dort durch das flächige Versorgungsnetz und wieder durch Vias zum Verbraucher geleitet.

Beim Design dieses Strompfades wägt der Entwickler viele Parameter und Phänomene:  

  • Die Anzahl der notwendigen Vias zum Stromtransport in die jeweilige Innenlage  
  • Die Versorgungslage wird, speziell unter ICs mit vielen Pins, durch Aussparungen für Vias unterbrochen.
  • Die Beeinträchtigung des Stromflusses durch diese Aussparungen kann kritisch sein.  
  • Die geeignete Topologie der unterschiedlichen Versorgungsnetze zur optimalen Versorgung aller Lasten.

Im realen Anwendungsfall können mit der wesentlich komplexeren Geometrie kaum noch elementare Abschätzungen des Stromflusses erfolgen: sie gestalten sich zeitaufwändig, fehleranfällig und ungenau. Mathematisch wird der Stromfluss nach dem Prinzip des geringsten Widerstandsweges, durch eine Laplace-Gleichung für das elektrische Potential in einem Leiter ausgedrückt. Die Laplace-Gleichung lässt sich sehr effizient numerisch lösen, z.B. im Simulationsprogramm Ansys SIwave mit der finiten Elemente Methode (FEM). Bild 1 zeigt die Simulationsergebnisse für die Stromverteilung in einer Versorgungslage für die Core-Spannung. Im rechten unteren Bildbereich erreicht der Strom die Versorgungslage durch Vias, im linken Bildbereich wird er durch Vias in ein FPGA geführt. Es ist sehr gut zu beobachten, dass Verengungen des Strompfads, aufgrund von Antipads für Vias, die Stromdichte erheblich steigern (Vergrößerungen im Bild 1). Die mittlere Aussparung am unteren Bildrand steigert den Strom erheblich, da er hier den kürzesten Weg fließt. SIwave ermittelt automatisch konzentrierte Größen, wie den integralen Spannungsabfall. Im Beispiel müssen bei 30 A Stromumsatz 0,94 V am VRM liegen, um an den Baustein 0,85 V zu setzen. Zehn Prozent des Leistungsumsatzes fallen somit im Kupfer auf der Leiterplatte an!