Gehäusetechnologie Parasitäten minimiert

Durch die jüngsten Fortschritte in der Halbleiter- und der Gehäusetechnologie lassen sich immer höhere Wirkungsgrade und Leistungen bei immer kompakteren Bauformen realisieren. Beispielsweise verbauen manche Hersteller sowohl den so genannten Steuer-MOSFET als auch den Freilauf-MOSFET für einen Abwärtswandler in einem einzigen Gehäuse. Das minimiert sowohl parasitäre Kapazitäten als auch Induktivitäten. Aber das ist nicht der einzige Vorteil.

Betreiber beispielsweise von Servern und Basisstationen messen sowohl den Wirkungsgraden und Verlustleistungen als auch den Jahresbetriebskosten eine immer größere Bedeutung zu. Für den Entwickler geht es somit darum, in sämtlichen Stufen der Spannungswandlung möglichst hohe Wirkungsgrade zu erzielen.

Traditionelle Ansätze, den Wirkungsgrad von synchronen DC/DC-Abwärtswandlern zu erhöhen, bestehen unter anderem darin, die Leitungsverluste in den MOSFETs durch den Einsatz von Bausteinen mit niedrigerem RDS(ON) zu verringern und die Schaltverluste durch einen Betrieb bei möglichst niedrigen Schaltfrequenzen zu senken.

Neuartige MOSFET-Chips

Kleinere Durchlasswiderstände schaffen insgesamt aber nur wenig Abhilfe, denn MOSFETs mit niedrigem RDS(ON) haben große parasitäre Kapazitäten. Diese wiederum treiben die Schaltverluste in die Höhe, zumal ein Betrieb mit hohen Schaltfrequenzen erforderlich ist, um die Leistungsdichte zu maximieren.

Der »NexFET«-Power-Block von Texas Instruments ist so ausgelegt, dass er den Vorteil der wesentlich niedrigeren Gate-Ladung QG der NexFET-Leistungs-MOSFETs ausnutzt. Zudem verbessert der Block die Leistungsdichte signifikant, weil in seinem Gehäuse die Chips gestapelt untergebracht sind. Die wesentlichen Verluste in einem MOSFET-Schalter, der in einem typischen synchronen Abwärtswandler eingesetzt wird, setzen sich aus Schalt- und Leitungsverlusten sowie den Verlusten in der Body-Diode und bei der Gate-Ansteuerung zusammen.

Die Schaltverluste werden hauptsächlich durch die parasitären Kapazitäten verursacht, die sich innerhalb der Bausteinstruktur ausbilden. Die Leitungsverluste resultieren aus dem Durchlasswiderstand des Bausteins, wenn dieser im selbstsperrenden Betrieb arbeitet. Die Verluste in der Body-Diode sind eine Funktion ihrer Flussspannung und ihrer Sperrverzögerungsladung Qrr. Die Höhe der Gate-Ansteuerungsverluste richtet sich nach der Gate-Ladung des MOSFETs. Daher bestimmen die parasitären Kapazitäten und der RDS(ON) die Leistungsfähigkeit des Bausteins in einer bestimmten Anwendung.

Die gängigste Technologie für moderne Niederspannungs-MOSFETs ist die Trench-Technologie (Bild 1, links). Ihr hervorstechendstes Merkmal besteht darin, dass der MOSFET - verglichen mit der alten Planar-Technologie - bei gleicher Chipgröße einen deutlich niedrigeren RDS(on) erreicht. Erkauft wird dieser Vorteil durch höhere parasitäre Kapazitäten. Die große Fläche der Wände an den Rändern der Grabenstruktur (Trench) macht es schwierig, die internen Kapazitäten klein zu halten.

Die daraus resultierenden hohen Kapazitäten zwingen die Entwickler, den jeweils besten Kompromiss zwischen einer niedrigen Betriebsfrequenz (hoher Wirkungsgrad) und einer hohen Frequenz (hohe Leistungsdichte) einzugehen. Im Jahr 2007 kam der NexFET auf den Markt. Dieser erreicht ähnlich niedrige Durchlasswiderstände wie der Trench-MOSFET, bietet aber den Vorteil, dass die zugehörigen parasitären Kapazitäten um rund 50 Prozent kleiner sind. Der NexFET hat seine Ursprünge in einem lateralen DMOSFET (Laterally-Diffused MOSFET, LDMOSFET) und erreicht durch vertikale Stromleitung eine hohe Stromdichte.

Betrachtet man dessen Struktur in Bild 1 (rechts) näher, ist zu erkennen, dass der Bereich unterhalb des Gates nur eine minimale Überlappung mit den Source- und Drain-Regionen aufweist, sodass die internen Kapazitäten klein gehalten werden. Kleinere Kapazitäten wiederum bedeuten, dass zum Schalten des Bausteins geringere Ladungen (QG, QGS, QGD) ausreichen. Daher erreicht der Chip kürzere Schaltzeiten, was die Schaltverluste innerhalb des MOSFETs reduziert. Da die Treiberschaltung weniger Energie benötigt, verringern sich auch die Treiberverluste entsprechend.

Die Miller-Ladung (QGD) innerhalb des Bausteins wirkt sich auf dessen Schaltverluste aus. Zudem beeinflusst sie maßgeblich die Fähigkeit des Schalters, einen Einschaltstromstoß (C · du/dt) zu vermeiden, der den Wirkungsgrad weiter herabsetzen und den MOSFET möglicherweise beschädigen kann. Die niedrige QGD im NexFET minimiert die Einschaltzeit und das Risiko, dass sich ein C · du/dt aufbaut.

Neues Gehäuse, weniger Parasitäten

Durch die Verkleinerung der parasitären Kapazitäten ist der NexFET-MOSFET ein Schritt hin zum idealen Schalter. Um die Leistungen eines typischen synchronen Aufwärtswandlers zu maximieren, sind die parasitären Induktivitäten und Widerstände in der Leistungsschaltung zu minimieren, die aus den beiden MOSFETs in der Leistungsstufe besteht.

Erreichen lässt sich dies durch ein neuartiges Gehäusekonzept, dem NexFET-Power-Block. Dabei sind die MOSFETs gestapelt auf einem auf Massepotenzial liegenden Lead-Frame (Chipträger) mit zwei Kupferklammern angeordnet (Bild 2).

Das hieraus resultierende Power-Block-Gehäuse zeichnet sich durch vier Vorzüge aus: geringer Platzbedarf, kleine parasitäre Größen, gutes thermisches Verhalten und hohe Zuverlässigkeit. Durch eine Halbleitertechnologie, bei der die Source-Elektrode und das Substrat miteinander verbunden sind (Source-down-Technologie), kann der obere Chip über dem darunterliegenden Transistor angeordnet werden.

So lässt sich auf sehr einfache und kostengünstige Weise eine synchrone Abwärtswandler-Topologie implementieren.

Der untere Chip ist an die Hauptkontaktfläche des Substrats angeschlossen, die den Masseanschluss des MOSFET-Paares bildet (Bild 3).

Der untere Drain-Anschluss ist über eine dicke Kupferklammer, die den Schaltknotenpunkt (VSW) des Bausteins bildet, nach außen geführt. Oben auf der dicken Kupferklammer ist der obere MOSFET-Chip aufgelötet, der ebenfalls in einer Source-down-Technologie aufgebaut ist. Eine weitere dicke Kupferklammer schließlich verbindet die Drain-Elektrode des oberen MOSFETs (VIN des Abwärtswandlers) mit den externen Pins des Bausteins.

Die Gate-Verbindungen bestehen aus Goldbonddrähten (TG und BG), und TGR ist die Rückleitung vom Source-Anschluss des oberen MOSFETs zum Treiberbaustein. TGR führt das Signal vom Schaltspannungs-Knotenpunkt, damit der MOSFET-Treiber die richtige Bias-Spannung für das Gate des oberen MOSFETs erzeugen kann.

Folgende Faktoren tragen bei diesem Gehäuse zu einem hohen Wirkungsgrad bei:

  • Die Verwendung dicker Kupferklammern für Hochstromverbindungen (VIN und VSW) senkt den RDS(on) des Bausteins im Vergleich zu Lösungen mit Bonddrähten deutlich und reduziert zugleich die Leitungsverluste.
  • Dünne Siliziumchips reduzieren die Leitungsverluste erheblich, da hierdurch der Beitrag des Substrats zum RDS(on) abnimmt.

Durch die Stapelkonfiguration verschwinden die parasitären Induktivitäten und Widerstände zwischen dem oberen und dem unteren MOSFET praktisch, und die Verwendung dicker Kupferklammern reduziert die mit den VIN- und VSW-Verbindungen einhergehenden parasitären Größen im Vergleich zu Lösungen mit Bonddrähten ganz erheblich.

Welche parasitären Größen bei diesem Gehäuse eine Rolle spielen, ist in Bild 4 näher veranschaulicht.

Allgemein gilt: Wenn es gelingt, die internen parasitären Größen des Abwärtswandlers zu verringern oder sogar zu eliminieren, lässt sich das System aufgrund der kürzeren Schaltzeiten und der verringerten Schaltverluste bei höheren Frequenzen betreiben.