Chips der Zukunft » OxRAM kann eine Alternative zu eFlash sein. «

Das Imec mit Sitz in Leuven ist das führende europäische Forschungsinstitut für Halbleiter und beschäftigt 3500 hochqualifizierte Wissenschaftler. In einem Exklusivinterview mit DESIGN&ELEKTRONIK zeigte CTO Dr.Jan de Boeck die Zukunft der Halbleiterchips, ihrer Herstellung und der Speicher auf.

DESIGN&ELEKTRONIK: IMEC spricht von Knoten unter drei Nanometer, was für die Massenproduktion unter Berücksichtigung mehrerer Herausforderungen sehr optimistisch erscheint. Zunächst einmal werden FinFETs eine Grenze erreichen. Welcher ist der letzte Knoten mit FinFETs und welche Art von Transistoren werden folgen? Nanodrähte, Event-Tunnel-FETs, Spin-Wave-Transistoren, eine Mischung aus allen auf einem Chip? 

Jo De Boeck: In der Tat werden FinFETs eine Grenze erreichen. Zuerst aus der Sicht der Leistungsaufnahme/Rechenleistung werden wir einen Punkt erreichen, an dem die parasitären Elemente die Oberhand gewinnen und keine zusätzliche Rechenleistung auf Schaltungsebene mit einer FinFET-Architektur erreicht werden kann. Zweitens sehen wir die Notwendigkeit, zu einer Device-Architektur mit besserer elektrostatischer Kontrolle des Gates, das das Gate-All-around oder die Nanosheet-Device-Architektur ist, überzugehen. Wir glauben, dass der Übergang zu dieser Architektur mit der kontaktierten Pitch-Skalierung zusammenhängt und wir den Übergang zum 3-Nanometer-Knoten hinkriegen. Dies wurde durch eine kürzliche Ankündigung von Samsung für ihren 3-Nanometer-Knoten, der ein laterales Nanosheet-Device implementiert, bestätigt. Darüber hinaus sehen wir in der Tat die Entstehung von Hybridtechnologien, bei denen verschiedene Device-Typen auf dem gleichen Die integriert werden. Wir von imec schlagen zwei Wege vor. Der erste besteht darin, nFET-Devices zu bauen, die auf pFET-Devices gestapelt sind, die beide einen nanosheet-ähnlichen Kanal haben. Wir nennen dieses Device »komplementärer FET« oder CFET und positionieren es als vielversprechendes Konzeptgerät nach dem 3-Nanometer-Knoten.

Einer der Vorteile, die der CFET mit sich bringt, ist die Verschiebung der N-P-Begrenzung in vertikaler Richtung und damit eine signifikante Flächenskalierung. Ein zweiter Ansatz ist das sequentielle Stapeln verschiedener Bauelemente durch Wafer-Bonding-Techniken, was ein vielversprechender Ansatz für das Stapeln von SRAM-, I/O- oder analogen Bauelementen auf Standardlogik sein kann. Dieser Ansatz wird erneut zu einer Skalierung des Dies und zu einer Verbesserung der Gesamtfunktionalität führen.

Wir sehen vielversprechende Devices, die mit Standard-CMOS integriert werden können, einschließlich 2D-basierter und Spin-Devices. Diese Optionen werden definitiv zu einer Verbesserung der Gesamtfunktionalität des Systems beitragen, aber erst in etwa sechs bis zehn Jahren verfügbar sein. 

DESIGN&ELEKTRONIK: Man bewegt sich auf die atomaren Grenzen zu. Ein einzelnes Arsen-Atom, eines der größeren Elemente in Halbleitern, misst etwa 1,2 Angström oder 0,12 Nanometer. Welcher ist Ihrer Meinung nach der kleinste Knoten, den die Industrie erreichen kann? 10 Angström? 20 Angström?

Jo De Boeck: Wir sollten nicht irrtümlich denken, dass sich die in der Knoten-Terminologie verwendeten Zahlen auf eine kritische Dimension in der Technologie beziehen. Sie zeigen nur eine generelle Verkleinerung auf. Das vermutlich kleinste kritische Maß in einem Device ist das Gate-Oxid, dessen Dicke sich auf ungefähr 20  Angström beläuft. Die zweite Device-Abmessung ist die Kanalbreite und –länge. Die kleinere Querschnittsabmessung kann nicht unter ungefähr 40 Angström skaliert werden. In unserer Roadmap entspricht der Technologieknoten, an dem CFET beteiligt ist, einem Knoten, den die Industrie wahrscheinlich 1,4 Nanometer oder 14 Ang-ström nennen wird.

» EUV kann die Gestaltungsregeln sicherlich vereinfachen. «

DESIGN&ELEKTRONIK: Natürlich ist EUV (Anm. d. Red.: extreme ultraviolet) ein Muss für die kommenden Prozessknoten. Dürfen Ingenieure erwarten, dass die Design-Regeln viel einfacher werden als heute?

Jo De Boeck: Ja, durch die deutlich höhere Auflösung kann EUV die Design-Regeln - zusätzlich zu den Prozessabläufen - durchaus vereinfachen, bei Metallen etwa kann es auf den Einsatz von Blöcken verzichten, Metallbreiten und -abstände erhöhen.

DESIGN&ELEKTRONIK: Die Suche nach den richtigen Resist-Materialien ist eine der letzten großen Herausforderungen für die Produktion von EUV. Bisher erhalten Forscher nur dann glatte Kanten, wenn sie EUV-Expositionen oberhalb von 20 Millijoule pro cm2 verwenden. Welcher Ansatz bei der Suche nach einem geeigneten Resist-Material ist der vielversprechendste? 

Jo De Boeck: Die Frage hat mit der EUV-Stochastik zu tun, die in der Branche schnell ein heißes Thema geworden ist. Wir haben gelernt, die Stochastik als zwei getrennte, aber verwandte Effekte zu betrachten: Rauheit und Fehler, die reduziert bzw. beseitigt werden müssen. Um die Rauheit zu reduzieren und Ausfälle zu vermeiden, gibt es verschiedene neuartige Resist-Ansätze, die von den Herstellern zusätzlich zu den Entwicklungen der aktuellen chemisch verstärkten Resists , CAR, verfolgt werden. Viele davon beinhalten die Einarbeitung von Metallen in das Resist-Material oder die Unterlage, um die Absorption zu erhöhen. Sie alle haben ihre Vor- und Nachteile und es ist an dieser Stelle unklar, welche Strategie die endgültige Lösung ergibt. Es kann je nach Anwendung auch eine Mischung sein. Allerdings ist Resist allein nicht geeignet das Problem zu lösen, und die ultimative Lösung, um eine geringe Rauheit bei null stochastischen Defekten zu ermöglichen, wird wahrscheinlich eine Ko-Optimierung verschiedener Parameter sein: Resist- und Unterschichtmaterialien, Bildgebung, Computerlithografie und Photomaske, Track- und Scanner-Hardware, Prozessintegration und Nachbearbeitung wie Ätzglättung.

DESIGN&ELEKTRONIK: Eine weitere Herausforderung sind Pellikels zum Schutz von EUV-Wafern vor Kontamination. Imec entwickelt ein Pellikel mit Kohlenstoff-Nanoröhrchen, das die nötige Festigkeit bietet, um EUV-Expositionen über 200 Watt standzuhalten, ohne dabei den größten Teil des Lichts auf den Wafer zu übertragen. Ist dieser Ansatz ähnlich oder anders als der ASML-Ansatz?

Jo De Boeck: Die Ansätze sind sehr unterschiedlich. Die erste Lösung für die Industrie wird wahrscheinlich der Ansatz sein, den ASML auf Basis einer Dünnschichtmembran entwickelt hat. Der Ansatz von IMEC besteht darin, ein poröses Netz aus Kohlenstoff-Nanoröhrchen zu verwenden, das eine hohe EUV-Übertragung und eine sehr gute mechanische Festigkeit und thermische Beständigkeit ermöglicht. Unsere aktuellen Untersuchungen und Entwicklungen konzentrieren sich auf die chemische Beständigkeit dieser CNTs im Umfeld des Scanners.

DESIGN&ELEKTRONIK: Die Chiphersteller müssen auch Zellbibliotheken skalieren um Chips zu schrumpfen. Imec arbeitet an einer 3-Track-Bibliothek, die eine 0,52-fache Schrumpfung der 7-Track-Bibliotheken darstellt, die in 10-Nanometer-Prozessen verwendet werden. Leider lässt es nur noch Platz für einen FinFET-Transistor pro Zelle, statt heute drei. Darüber hinaus können Ingenieure mit neuen Designbeschränkungen rechnen, da die Zell-Tracks schrumpfen, was bereits bei 7-Nanometer-Knoten beginnt. Wie kann man diese Einschränkungen überwinden?

Jo De Boeck: Wenn alle anderen Designregeln gleich bleiben, stellt eine 3-Track-Bibliothek 0,42-faches Schrumpfen von der 7-Track-Bibliothek dar. Die Höhenreduzierung der Library-Tracks wird verwendet, um eine Zielbereichsskalierung von 10 Nanometer bis 3 Nanometer zu erreichen, da die Pitch-Skalierung unkritisch ist. Eine 3-Track-Bibliothek für den iN3-Knoten (CPP 42, MP16) stellt eine 0,09-fache Skalierung im Vergleich zu einer 7-Track-Bibliothek für den iN10-Knoten (CPP 64, MP 48) dar, während die Pitch-Skalierung allein nur eine 0,21-fache Skalierung bietet. Da man die Track-Höhe reduziert, wird es immer schwieriger, alle internen Verbindungen zwischen den Devices in den Standardzellen herzustellen. Um diese Herausforderungen zu meistern, werden innovative Prozessintegrationstechniken - sogenannte Scaling Booster - eingeführt. Für Ultra-Low-Track-Zellenbibliotheken schlagen wir vor, vergrabene Stromschienen in Kombination mit komplementären FET-Devices zu verwenden. Vergrabene Stromschienen machen es überflüssig, zwei Metallleitungen für die Stromverteilung zu reservieren, so dass alle Tracks für den Anschluss von Devices zur Verfügung stehen. Komplementäre FET-Devices, CFETs, stapeln ein P-Device und ein N-Device vertikal, wodurch einige der Verbindungen zwischen den Devices in vertikaler Richtung verschoben werden. Damit wird eine Überfrachtung der Verbindungen vermieden.

Da die Trackhöhe jedoch abnimmt, wird die verfügbare Fläche für aktive Devices immer kleiner. Bei 5T und weniger wird es extrem schwierig, mehr als einen einzigen Fin pro Device zu integrieren. Um den Treiberstrom-Verlust zu kompensieren, werden verschiedene Lösungen erforscht: Die Erhöhung der Fin-Höhe erhöht die Treiberströme, hat aber auch einen zusätzlichen parasitären Widerstand und eine zusätzliche Kapazität, wodurch die Wirksamkeit der Erhöhung der Fin-Höhe begrenzt wird; daher ist die Verringerung des parasitären Widerstands und der Kapazität durch die Verbesserung von Materialien und Prozessen unerlässlich, um die Leistung von größeren Einzel-Fin-Devices zu verbessern. Schließlich bieten laterale GAA-Nanosheets eine effizientere Nutzung des verfügbaren Footprints und sorgen für mehr Strom pro Fläche in Low-Track-Zellen.

 » SOT MRAM ist ein geeigneter Kandidat für eine SRAM-Anwendung. «

DESIGN&ELEKTRONIK: MRAM ist derzeit die vielversprechendste Art von Speicher als Ersatz für SRAM-Cache und sogar DRAM. Allerdings wird MRAM wahrscheinlich neue Transistorstrukturen unter 5 Nanometer benötigen. Welche?

Jo De Boeck: Für Embedded wird bei allen Knoten die Dichte des eingebetteten MRAMs durch das Frontend definiert, um genügend Strom für den MRAM-Switch zu liefern. Die Spezifikationen werden enger, aber der Erfolg von eingebetteten MRAMs hängt von der Fähigkeit ab, die Logik als solche zu nutzen - was auch immer die Lösung bei N5 und darunter ist - ohne speziellen Transistor, der für MTJ (Anm. d. Red.: magnetic tunnel junction) bestimmt ist. Allerdings konnte mit der Einführung eines Selektors - dem Diodentyp - ein noch dichteres MRAM erreicht werden, um Front-End-Transistoren für mehr als 1 MTJ Strom liefern zu können. Die Auswahl erfolgt über die Diode.

Für Standalone ist der Transistor zu groß für eine eigenständige DRAM-Anwendung, es müssen drei wesentliche Durchbrüche erzielt werden: ein 2-Terminal-Selektor, der unter 40 Nanometer Pitch skaliert werden kann, MTJ-Patterning selbst muss unter 40 Nanometer Pitch gehen und das MTJ-Speicherfenster muss verbessert werden.

DESIGN&ELEKTRONIK: Neben MRAM gibt es weitere interessante Optionen wie ein Spin-Orbit-MRAM und ferroelektrische RAMs als DRAM-Ersatz. Darüber hinaus arbeitet die Industrie an mindestens fünf Kandidaten für Storage-Speicher, meist Varianten von Crossbar- und resistiven RAM-Strukturen. Welche könnten die Forschungsphase überstehen und für die Massenproduktion geeignet sein?

Jo De Boeck: SOT MRAM ist ein brauchbarer Kandidat für die Anwendung von SRAM, es ist jetzt auf Forschungsniveau und fünf bis zehn Jahre vor der Massenfertigung. Ferroelectric 1T1C ist ein Kandidat für High-End-SCM – ähnlich DRAM - und hat einen unbekannten Status in der Industrie, möglicherweise ist es in der Entwicklung zwei bis vier Jahre vor der Marktreife. Ferroelektrische 1T, in NAND- oder NOR-Struktur für SCM ist auf Forschungsniveau. PCM plus OTS wird als sogenannter Xpoint-Speicher produziert. Irgendeine Variante von RRAM und irgendeine Variante des Selektors wurde in einigen Firmen wegen des Kompromisses zwischen Energie und Stabilität gestoppt. Einige andere Unternehmen versuchen es noch zu entwickeln, das Ziel ist es, den Markt in zwei bis drei Jahren zu erreichen. Einige starten erneut vom Reißbrett für alternative Lösungen auf Materialebene (Anm. d. Red.: Weebit, 4DS, ...). Es gibt noch keinen klaren Sieger.

DESIGN&ELEKTRONIK: Imec arbeitet an einer Version von OxRAM. Welches sind die Ziel-Applikationen und welche sind die größten Vorteile bei diesen Anwendungen?

Jo De Boeck: Bei uns zielt OxRAM hauptsächlich auf Embedded-Flash-Ersatz in Logik-Knoten, die größer als 28 Nanometer sind. Es ist billiger als eFlash und kann einfacher eingeführt werden als MRAM. Es kann in einigen Produkten eine Alternative zu eFlash sein.

DESIGN&ELEKTRONIK: Herr Dr. De Boeck, vielen Dank für Ihre Zeit und das Interview.
 
Dr. Jo De Boeck 
erhielt 1986 sein Ingenieurdiplom und 1991 seinen Doktortitel an der Universität Leuven. Seit 1991 ist er Mitarbeiter bei imec. Er war NATO Science Fellow bei Bellcore (USA, 1991-92) und AST-Fellow im Joint Research Center for Atom Technology (Japan, 1998). In seiner Forschungslaufbahn leitete er Aktivitäten zur Integration neuartiger Materialien auf Geräteebene und neuer Funktionalitäten auf Systemebene. Im Jahr 2003 wurde er Associate Vice President bei imec für den Bereich Mikrosysteme, 2005 gründete er das Holst Centre (Eindhoven) und wurde CEO von imec-Niederlande. Als SVP leitete er den Geschäftsbereich Smart Systems and Energy Technology von imec. Er ist Teilzeitprofessor an der KU Leuven und hatte eine Gastprofessur an der TU Delft inne. Im Jahr 2011 wurde er zum CTO von imec corporate ernannt und ist Mitglied der Geschäftsleitung von imec.