Datenwandler ADCs richtig takten

Bild 1: Signal/Rausch-Abstand in Abhängigkeit von der analogen Eingangsfrequenz
Bild 1: Signal/Rausch-Abstand in Abhängigkeit von der analogen Eingangsfrequenz

Bei den heutigen schnellen Datenwandlern sind Auflösungen von 8 Bit bis 16 Bit üblich. Um die volle Leistungsfähigkeit auszuschöpfen, muss der Baustein optimal beschaltet sein. Dazu zählt neben der Referenzspannungsquelle, der Spannungsversorgung und dem Eingangsverstärker auch die Takterzeugung. Je höher Auflösung und Wandlungsrate sind, umso wichtiger ist es, den Jitter beziehungsweise das Phasenrauschen klein zu halten. Ein Beispiel soll das veranschaulichen.

Als Beispiel diene im Folgenden ein 16-Bit-A/D-Wandler (ADC) vom Typ »AD9467-250« von Analog Devices. Er wird mit einer Wandlungsrate von 250 MSample/s betrieben, das Eingangssignal hat eine Frequenz von 100 MHz und eine Amplitude von 2,5 V (Peak-Peak). Gefordert sei ein Signal/Rausch-Abstand (Signal-to-Noise ratio, SNR) von 74 dBFS (Full Scale). Ein Auszug aus dem Datenblatt des ADCs zeigt, dass der SNR von dem Spannungsbereich sowie von der Frequenz des Eingangssignals abhängig ist. Für Eingangssignale mit 2,5 V (ppFS; peak-to-peak Full Scale, grüne Kurve in Bild 1) lässt sich ein SNR von 75,5 dB bis 76,5 dB erreichen.

Neben der Takterzeugung ist auch die Referenzspannung für gute Messergebnisse beim Betrieb des Daten-wandlers entscheidend. Wenn die Referenz über einen Puffer an den ADC angeschlossen wird, muss die Bandbreite des Puffer-Operationsverstärkers an die Wandlungsrate des ADCs angepasst sein; er muss die schnellen kapazitiven Lastwechsel des Abtastkondensators des Datenwandlers ausregeln können. Als Spannungsversorgung für den ADC kommt meist ein LDO (Low-Dropout-Regler) zum Einsatz, in neueren Designs werden auch sehr »ruhige« Schaltregler verwendet, die eine deutlich geringere Verlustleistung aufweisen.

Um das Eingangssignal an die Eingangscharakteristik des ADCs anzupassen, gibt es neben der Verwendung eines Symmetrieübertragers auch die Möglichkeit, das Signal durch einen breitbandigen, differenziellen ADC-Treiber zu puffern. Der Verstärker hat den Vorteil, dass er eine variable Verstärkung bieten kann, sich einfach anpassen lässt und eine DC-Kopplung ermöglicht. Um ein gutes Messergebnis zu erreichen, muss das Eingangssignal eine hohe Qualität haben.

Als Quelle kann der ADC zum Beispiel durch einen hochwertigen DDS-Baustein (Direct Digital Synthesis) oder einen Wenzel-Oszillator getrieben werden, gepuffert über einen differenziellen ADC-Treiber. Anschließend folgt ein synchroner Tiefpass, um das Signal an den Eingang des ADCs anzupassen (Bild 2).

Ein Taktgenerator mit niedrigem Jitter erzeugt den Takt, beispielsweise der »AD9523« von Analog Devices, der vier verschiedene Ausgangskonfigurationen erlaubt: CMOS, LVDS, HSTL und LVPECL. Im vorliegenden Fall ist die Konfiguration mit LVPECL (Low Voltage Positive Emitter Coupled Logic) gewählt worden (Bild 3).

Die wesentlichen Vorteile einer (LV)PECL-Struktur sind, neben der großen Treiberleistung, vor allem die hohe Geschwindigkeit bei gleichzeitig sehr geringen Störungen.

Es gibt kaum Änderungen im Strom durch den Treiber, weil die internen Transistoren wechselseitig geschaltet werden und nicht in die Sättigung gehen.

Der theoretisch erreichbare Signal/Rausch-Abstand (SNR) eines 16-Bit-Wandlers beträgt 98 dB (Gleichung 1), doch Jitter (zeitliche Unsicherheit der Taktflanken) senkt diesen Wert in der realen Schaltung.

«math xmlns=¨http://www.w3.org/1998/Math/MathML¨»«mo»(«/mo»«mn»1«/mn»«mo»)«/mo»«mo»§nbsp;«/mo»«mi»SNR«/mi»«mo»§nbsp;«/mo»«mo»/«/mo»«mi»dB«/mi»«mo»§nbsp;«/mo»«mo»=«/mo»«mo»§nbsp;«/mo»«mn»6«/mn»«mo»,«/mo»«mn»02«/mn»«mo»§nbsp;«/mo»«mo»§#183;«/mo»«mo»§nbsp;«/mo»«mi»N«/mi»«mo»§nbsp;«/mo»«mo»+«/mo»«mo»§nbsp;«/mo»«mn»1«/mn»«mo»,«/mo»«mn»76«/mn»«mo»§nbsp;«/mo»«mo»=«/mo»«mo»§nbsp;«/mo»«mn»6«/mn»«mo»,«/mo»«mn»02«/mn»«mo»§nbsp;«/mo»«mo»§#183;«/mo»«mn»16«/mn»«mo»§nbsp;«/mo»«mo»+«/mo»«mo»§nbsp;«/mo»«mn»1«/mn»«mo»,«/mo»«mn»76«/mn»«mo»§nbsp;«/mo»«mo»=«/mo»«mo»§nbsp;«/mo»«mn»98«/mn»«mo»,«/mo»«mn»08«/mn»«/math»

Der Jitter setzt sich zusammen aus dem Jitter des Wandlers (Aperture Uncertainty), des Signals und der Takterzeugung.

In unserem Beispiel hat der Wandler einen Jitter von 60 fs. Die Signalquelle ist ein DDS-Baustein auf dem Eval-Board des »AD9957«, der im Single-Tone-Modus ein Sinussignal mit einem extrem niedrigen Phasenrauschen erzeugt.

Da dieser Wert auf den Eingangsbereich des ADCs optimiert wird (Uin = ADCFS), ist der Einfluss des Phasenrauschens vernachlässigbar.

Um einen SNR von 74 dBFS zu erreichen, darf der maximale Jitter etwa 300 fs betragen (Gleichung 2). Das bedeutet für die Takterzeugung einen Wert von maximal 294 fs (Gleichung 3).

«math xmlns=¨http://www.w3.org/1998/Math/MathML¨»«mo»(«/mo»«mn»2«/mn»«mo»)«/mo»«mo»§nbsp;«/mo»«msub»«mi»t«/mi»«mrow»«mi»J«/mi»«mo»,«/mo»«mo»§nbsp;«/mo»«mi»gesamt«/mi»«/mrow»«/msub»«mo»=«/mo»«mfrac»«mn»1«/mn»«mrow»«mn»2«/mn»«mi»§#960;«/mi»«mo»§#183;«/mo»«msub»«mi»f«/mi»«mi»in«/mi»«/msub»«mo»§#183;«/mo»«msup»«mn»10«/mn»«mrow»«mi»SNR«/mi»«mo»/«/mo»«mn»20«/mn»«/mrow»«/msup»«/mrow»«/mfrac»«mo»=«/mo»«mfrac»«mn»1«/mn»«mrow»«mn»2«/mn»«mi»§#960;«/mi»«mo»§#183;«/mo»«mn»100«/mn»«mo»§nbsp;«/mo»«mi»MHz«/mi»«mo»§#183;«/mo»«msup»«mn»10«/mn»«mrow»«mn»74«/mn»«mo»/«/mo»«mn»20«/mn»«/mrow»«/msup»«/mrow»«/mfrac»«mo»=«/mo»«mn»317«/mn»«mo»,«/mo»«mn»6«/mn»«mo»§nbsp;«/mo»«mi»fs«/mi»«/math»

«math xmlns=¨http://www.w3.org/1998/Math/MathML¨»«mo»(«/mo»«mn»3«/mn»«mo»)«/mo»«mo»§nbsp;«/mo»«msub»«mi»t«/mi»«mrow»«mi»J«/mi»«mo»,«/mo»«mi»Takt«/mi»«/mrow»«/msub»«mo»=«/mo»«msqrt»«msup»«msub»«mi»t«/mi»«mrow»«mi»J«/mi»«mo»,«/mo»«mi»gesamt«/mi»«/mrow»«/msub»«msup»«msub»«mn»2«/mn»«mrow»«mo»-«/mo»«msub»«mi»t«/mi»«mrow»«mi»J«/mi»«mo»,«/mo»«mi»Apertur«/mi»«/mrow»«/msub»«/mrow»«/msub»«mn»2«/mn»«/msup»«/msup»«/msqrt»«mo»=«/mo»«msqrt»«mrow»«mo»(«/mo»«mn»300«/mn»«mo»§nbsp;«/mo»«mi»fs«/mi»«msup»«mo»)«/mo»«mn»2«/mn»«/msup»«mo»-«/mo»«mo»(«/mo»«mn»60«/mn»«mo»§nbsp;«/mo»«mi»fs«/mi»«msup»«mo»)«/mo»«mn»2«/mn»«/msup»«/mrow»«/msqrt»«mo»=«/mo»«mn»294«/mn»«mo»§nbsp;«/mo»«mi»fs«/mi»«/math»