Embedded-Storage Mit UFS in eine neue Speicherdimension

Bild 2: Der BiCS-NAND-Aufbau basiert auf einer Siliziumnitridschicht von Charge-Trap-Zellen

Der UFS-Standard basiert auf den MIPI- und UniPro-Standards für die Phy- und Link-Layer. Er kann eine energieeffiziente HighSpeed-Schnittstelle implementieren. Mit physikalischer Partitionierung wird der Speicher robust.

Mobilgeräte, allen voran Smartphones, stellen weiterhin einen erheblichen Anteil des Markts für nichtflüchtige Speicher (NVM; Non-Volatile Memory).
Die Halbleiterhersteller und Standardisierungsgremien arbeiten intensiv daran, sicherzustellen, dass kommender NVM mit den Anforderungen Schritt hält.

Analysten prognostizieren bis zum Jahr 2022 durchschnittliche jährliche Wachstumsraten (CAGR) von bis zu 10%, wobei der NVM-Markt ein Volumen von 82 Mrd. US-Dollar erreichen soll. Smartphones tragen mit mehr als einem Viertel zu diesem Wachstum bei. Da Smartphones ein wichtiger Bestandteil unseres Lebens sind, erweisen sich Funktionen wie Messaging, E-Mail, Gaming und Video mit den derzeitigen Speicherarchitekturen und Schnittstellen als Engpass und beeinträchtigen das Benutzererlebnis. Ein Beispiel sind Funktionen, die unabhängig voneinander sein sollten, wie das Installieren eines Updates und das Abspielen eines Videos. Sie beeinflussen sich aber gegenseitig, da Geschwindigkeit und Ablaufplanung der Datenübertragung zwischen Prozessor und NVM begrenzt sind. Dies führt zu unerwünschten Effekten, wie ruckelnde Videos und übersprungene Audiodaten.

Im nachfolgenden Artikel werden die Verbesserungen neuer Speichertechnologien aufgezeigt. Darauf aufbauend wird diskutiert, wie die nächste Generation integrierter Flash-Speicherschnittstellen diese Fortschritte ergänzt.

NVM ist allgegenwärtig

Während andere chipbasierte Anwendungen sich auf immer kleinere Prozessknoten verlassen können, um kleiner, schneller, besser zu werden, ist das einfache Verdichten von immer mehr Komponenten auf jedem Quadratmillimeter Chipfläche bei Flashspeichern eher ein zweischneidiges Schwert.

In den letzten 30 Jahren sind die Bit-Dichten durch ständige Neuerungen und kleiner werdende Technologieknoten um das zweitausend-fache gestiegen. Der Fortschritt in der Lithographie hat die Größe der Prozessknoten von 350 auf 15 nm gesenkt, während der Umstieg auf größere Wafer, neue Chipgehäuse und mehr Automatisierung die Preise senkt, die Kapazität pro Chip erhöht und ein optimaleres Gehäusevolumen ermöglicht.

Es stimmt, dass NVM-Neuerungen wesentlich zum Erfolg der schlanken, energieeffizienten Smartphones beigetragen haben. Im Flash-Speicher der ersten Generation trug jede Speicherzelle noch ein einzelnes Informationsbit (SLC; Single Level Cell). Um höhere Speicherdichten auf der gleichen Chipfläche zu erzielen, wurden die Bitdichten auf zwei Bits pro Zelle verdoppelt (MLC; Multiple Level Cell). Dabei werden die Daten als eine von vier verschiedenen Spannungsebenen gespeichert. Jede Ebene ist codiert und erhält den Wert 00, 01, 10 oder 11. Unter dem Druck, noch höhere Speicherdichten zu erzielen, wurde die Technologie weiterentwickelt, um Triple Level Cells (TLC) zu unterstützen und drei Datenbits pro Zelle zu speichern.

Wie immer lassen sich solche Leistungssprünge nicht ohne Kompromisse erzielen. Die erforderliche Technologie, um unterschiedliche Spannungspegel zu schreiben und den korrekten Pegel beim Lesen zu bestimmen, führt zu einem höheren Verschleiß an den einzelnen Zellen und fügt zusätzliche Schaltkreisen ein, um Bitfehler zu korrigieren.

Die Lebensdauer bzw. Lese-/Schreibzyklen pro Zelle fallen mit dem Übergang von SLC auf MLC und schließlich TLC erheblich ab. In einigen Anwendungen ist dies kein Problem, da die Anzahl der mit SLC möglichen Lese-/Schreibzyklen nicht erreicht wird. In vielen Anwendungen ist eine hohe Zuverlässigkeit nur für einen bestimmten Abschnitt des Anwendungscodes erforderlich, z.B. für den Bootloader. MLC- und TLC-NAND-Speicher bieten häufig eine Partitionierungsmöglichkeit, die es einem hochzuverlässigen Speicherabschnitt erlaubt, im SLC-Modus (Pseudo-SLC oder pSLC) zu arbeiten; damit sinkt die Speicherkapazität, da nur ein Datenbit pro Zelle gespeichert wird. Der Schritt, mehr Speicherkapazität über das Volumen anstatt nur über die Chipfläche zu erzielen, bewirkte die Entwicklung von 3D-Strukturen. Da vertikal Platz vorhanden ist, muss nicht mit kleinsten Prozessknoten gearbeitet werden.

Toshibas 3D-NAND-Flash-Speicher BiCS (Bit Column Stacked) kehrt daher zu Lithographien mit größeren Prozessknoten zurück. Dadurch wird der Trend zur Verkleinerung der ICs zugunsten eines erhöhten Zellenabstands umgekehrt, womit sich das Rauschen von Zelle zu Zelle und Störungen verringern. Die Technologie rückt auch vom herkömmlichen dotierten, polykristallinen Silizium planarer NAND-Flash-Technologien ab und favorisiert stattdessen eine Siliziumnitridschicht von Charge-Trap-Zellen (CTF; Charge Trap Flash).
 

Mit einem Aufbau von 96 Ebenen nimmt die Speicherdichte erheblich zu. Ein größerer Abstand zwischen den Zellen verbessert die Lese-/Schreiblebensdauer (Endurance) um ein Vielfaches. Niedrigere Spannungen erhöhen die Leistungseffizienz, und die Schreibgeschwindigkeit steigt. Als Bezugspunkt unterstützt gängiges 2D-NAND derzeit sequentielle Schreibgeschwindigkeiten von 20 bis 30 MB/s. Im Vergleich dazu erreicht die neueste Generation von 3D-BiCS-Speichern nun 30 bis 40MB/s. Dies entspricht einer Datenübertragungsgeschwindigkeit von über 500MBit/s.

Diese Verbesserungen werden aufgrund der wesentlich höheren Elektronenzahl möglich, die sich in einer 3D-BiCS-Zelle im Vergleich zu einer zweidimensionalen 15nm-Floating-Gate-Zelle speichern lassen (Bild 3). Folglich ist die Endurance einer BiCS-Zelle höher als bei einer Floating-Zelle. Eine BiCS/TLC-Zelle hat die gleiche Endurance wie eine 2D/MLC-Zelle auf. Damit lassen sich BiCS/QLC-Speicher (vier Bits pro Zelle) erstellen, die eine vergleichbare Endurance wie 2D/TLC aufweisen.

Neben dem 3D-Aufbau für das Silizium kommt auch die Stacked-Die-Technik zum Einsatz, um die Speichermenge im Gehäuse zu erhöhen. Mittels DAF (Die Attached Film) werden Chips mit zunehmend kleinerer Fläche aufeinander gestapelt, wobei die Pads mit dem Leiterrahmen des Gehäuses gebondet werden. Solche langen Leitungen sind schwierig zu verbinden und erweisen sich hinsichtlich der Datenübertragungsgeschwindigkeit als Engpass.

Durch die Zusammenarbeit mit der „New Energy and Industrial Technology Development Organization“ wurden neue Verbindungen zwischen den Chips entwickelt. Daraus entstand die TSV-Technologie (Through Silicon Via), die es ermöglicht, Chips gleicher Größe aufeinander zu stapeln und die einzelnen 3D-BiCS-Flash-Speicherchips miteinander und ohne herkömmliche Bonding-Drähte zu verbinden. Diese verkürzten elektrischen Pfade verringern die Anzahl parasitärer Komponenten und den Stromverbrauch und begünstigen eine schnellere Datenübertragung. TSV-gebondeter 3D-BiCS-Flash-Speicher ist in der Lage, Geschwindigkeiten von über 1 GBit/s zu erreichen – was dem doppelten Wert drahtgebondeter Versionen herkömmlicher BiCS-Flash-Speicher entspricht.