Asset InterTech Chip-zu-Chip-Verbindungen validieren

Alle paar Jahre kommt eine neue Generation schnellerer Chip-zu-Chip-Verbindungen oder eine noch leistungsfähigere Version eines ultraschnellen Speicherbusses auf den Markt. Wird das Leiterplattendesign mithilfe von Augendiagrammen nicht gründlich validiert und verifiziert, bringen die Busse u.U. nicht die angestrebte Leistung.

Schnellere SerDes-Bausteine und Speicherbusse sollten höhere Performance garantieren. So stieg beispielsweise beim DDR-Speicherbus (Double Data Rate) die spezifizierte Übertragungsgeschwindigkeit von 400 MT/s (Megatransfers pro Sekunde) bei DDR1 auf 1,066 GT/s (Gigatransfers pro Sekunde) bei DDR2 und hat schließlich 2,133 GT/s bei DDR3 erreicht.

DDR4-Technologie mit noch höheren Geschwindigkeiten und Signalfrequenzen soll in Kürze verfügbar sein. Zwar ließe sich auch mit einem neuen, effizienteren Protokollschema und einem reduzierten Overhead die Datentransferrate eines Kommunikationsbusses steigern. Aber die einzige Möglichkeit, die Geschwindigkeit eines seriellen Busses wirklich signifikant nach oben zu treiben, besteht in höheren Signalfrequenzen auf dem Bus.

Doch je hochfrequenter die Signalgebung, desto sensibler wird sie gegenüber Einflüssen wie Jitter, Intersymbol-Interferenz (ISI), Über- und Nebensprechen sowie Abweichungen im Fertigungsprozess (Betriebstoleranzen).

Verzerrte Signale verursachen Übertragungsfehler und -wiederholungen, die den Datenverkehr auf dem Bus einbremsen und folglich die Systemperformance reduzieren können. Die beste Vorbeugemaßnahme gegen eine unangenehme Überraschung durch inakzeptable Busgeschwindigkeiten ist die frühzeitige und regelmäßige Validierung der Arbeitsweise des Busses auf einem Leiterplattendesign - angefangen vom ersten Prototyp über die Leiterplattenfertigung bis hin zum Kundendienst.

Am besten lässt sich die Signalintegrität - die Qualität des Signals und seine Betriebstoleranzen - in Form eines Augendiagramms visualisieren. Dieses stellt ein oder zwei Bit-Zyklen (oder Unit Intervals) mit vielen übereinandergelagerten Bits dar. Die Zeit wird dabei an der X-Achse aufgetragen, die Spannung an der Y-Achse. Das entstehende Diagramm ähnelt oft einem offenen menschlichen Auge - daher der Name. Das Augendiagramm in Bild 1 zeigt nur einen kleinen Teil der Signalgabe ohne Betriebstoleranzen.

Diese werden durch Überlagerung von wesentlich mehr Bits und durch Platzieren einer Maske über den Ausschnitten des Augendiagramms (Bild 2) sichtbar. Die maskierten Bereiche markieren die Ober- und Untergrenzen der zulässigen Betriebswerte auf dem Bus. Wenn ein Signal also in einen der maskierten Bereiche gerät, dann verletzt es die Spezifikation. Die wahrscheinliche Folge sind Fehler während des Betriebs. Ein Signal mit hoher Integrität kommt nicht in die Nähe der maskierten Bereiche, wird also durch einen größeren Abstand zwischen dem Signal und den maskierten Bereichen visualisiert.

Schrumpfende Toleranzen

Augendiagramme stellen die Signalverarbeitung bei einer bestimmten Frequenz dar. Eine Frequenzänderung, wie sie die Erhöhung der Busgeschwindigkeit von einer Generation zur nächsten mit sich bringt, wirkt sich auf den Signalverlauf aus. Die maskierten Bereiche (graue Flächen in Bild 2) ändern sich auch leicht, aber in den meisten Fällen schrumpfen die Fehlermargen, also der Abstand zwischen einem akzeptablen Signalpfad und den inakzeptablen maskierten Bereichen in einem Augendiagramm. Dies wiederum erhöht das Fehlerpotenzial bei der Signalverarbeitung.

Ein hypothetisches Beispiel soll dieses Phänomen verdeutlichen. Die erste Generation eines Busses erreicht eine Geschwindigkeit von 6 GT/s und hat ein ziemlich offenes Augendiagramm, bei dem die Augenmitte eine Breite von 166 ps hat. Steigt die Signalfrequenz, um 8 GT/s zu erreichen, schrumpft der Bereich in der Augenmitte auf 125 ps. Das Auge ist also 25% kleiner.

Da sich der maskierte Bereich in der Mitte des Augendiagramms nur sehr wenig verändert hat, hat sich damit auch der Grenzbereich zwischen Signalpfad und maskiertem Bereich um 25% verkleinert. Eine dritte Generation dieses Busses arbeitet unter Umständen mit einer noch höheren Basissignalfrequenz, um die Datengeschwindigkeiten auf bis zu 10 GT/s hochzuschrauben.

In diesem Fall würde sich das Auge auf eine Breite von nur noch 100 ps weiter verengen, weitere 20% weniger als bei der Vorgängergeneration des Busses. Und wiederum sind die Betriebstoleranzen um 20% geschrumpft. Was aber vielleicht noch wichtiger ist: Die Reduzierung der dritten Generation gegenüber der ersten summiert sich auf 45%, was also fast einer Halbierung entspricht. Wenn man nun bedenkt, wie schnell die einzelnen Bus-Generationen aufeinanderfolgen, dann ist es gut möglich, dass die Betriebs-toleranzen in nur wenigen Jahren um knapp die Hälfte schrumpfen.

Bild 3 zeigt, wie sich die aufeinanderfolgenden Generationen auf den mittleren Augenbereich und die Betriebstoleranzen auswirken. Jede Frequenzsteigerung verengt das Auge, der Signalpfad kommt immer näher an den maskierten Bereich, wo tendenziell Fehler auftreten, die den Datenverkehr auf dem Bus bremsen können. Neben steigenden Signalfrequenzen können auch andere Faktoren die Signalintegrität beeinträchtigen. Das kommt besonders bei stark reduzierten Fehlermargen zum Tragen.

Zu diesen Faktoren zählen Jitter, Spannungsdämpfung sowie prozess-, spannungs- oder temperaturbedingte Abweichungen bei Chips und Materialien. Jitter, die ein Signal vor oder nach dem idealen Zeitpunkt übertragen, sind entweder deterministisch oder zufällig. Deterministischer Jitter ist in der Regel auf mangelhaftes Leiterplattendesign oder schlechtes Signalrouting zurückzuführen.

Wenn die Signalintegrität im Design gründlich validiert wurde, lassen sich die Ursachen für deterministischen Jitter ermitteln und korrigieren. Zufälliger Jitter dagegen ist nicht kontrollierbar und lässt sich auch nicht auf mangelhafte Designpraktiken oder auf eine andere Ursache zurückführen. Jitter wird sehr viel problematischer bei höheren Frequenzen, bei denen das Augendiagramm und die Betriebstoleranzen geschrumpft sind. So kann bereits eine kleine Jitterbedingte Taktverschiebung die Signalintegrität erheblich stören. Auch Spannungsdämpfung hat häufig seine Ursache in mangelhaften Designpraktiken.

Auch hier kann die frühzeitige Validierung von Leiterplatten-Prototypen im Designzyklus und während der Fertigung das Problem zutage fördern, sodass Korrekturmaßnahmen ergriffen werden können. Prozess-, spannungs- oder temperaturbedingte Abweichungen bei Chips, Leiterplattenmaterialien und Systembausteinen haben unter Umständen einen signifikanten kumulativen Effekt auf die Signalintegrität. Die korrekte Validierung des Designs in der Entwicklung, in der Fertigung und im Feld kann die Ursachen mancher dieser Störungen der High-Speed-Signalgebung ans Licht bringen. Problematische Chips oder Verbinder könnten dann beispielsweise ersetzt werden.

Probleme finden und beseitigen

Da sich die Signalintegrität auf so vielerlei Weisen beeinträchtigen lässt, rückt ihre Validierung in jeder Phase des Lebenszyklus’ eines Systems zunehmend in den Mittelpunkt. Während des Designs und der Entwicklung sind die Übertragungsgeschwindigkeiten auf Leiterplatten-Prototypen zu validieren, bevor eine Produktionsfreigabe erfolgen kann.

Werden Signalintegritätsprobleme nicht vor dem Start der Massenfertigung erkannt und beseitigt, ist der Aufwand erheblich und führt zu wesentlich höheren Kosten bei der Korrektur in einer späteren Phase des Produktlebenszyklus‘. In der Fertigung können Abweichungen bei Chips, Komponentengehäusen, Leiterplattenmaterialien und Prozessen die Signalintegrität signifikant verändern und damit eine neuerliche Validierung erforderlich machen.

Nach der Installation im Feld sollte man bei der Fehlersuche in einem System, das nicht die geforderte Leistung bringt, die Signalintegrität auf den High-Speed-Bussen validieren, um festzustellen, ob der Bus innerhalb seiner zulässigen Toleranzgrenzen arbeitet. In der Vergangenheit lieferten kontaktgebundene Test- und Messgeräte auf Sondenbasis sowie verschiedene Arten von Testern den Entwicklern die Augendiagramme und Messwerte für die Analyse der Signalintegrität. Diese stoßen zunehmend an ihre Grenzen, da zum Auslesen der Messdaten eine physische Sonde an einem Baustein beziehungsweise an einem Testpunkt auf einer Leiter-platte anzulegen ist.

Höhere Signalfrequenzen auf High-Speed-Bussen machen ein solches Kontaktieren einer Sonde an einem Bus aber immer problematischer. Wegen der kapazitiven Kopplungseffekte, die Testpunkte und Sonden auf diese sensitive Hochfrequenz-Signalgabe haben, kann man bei vielen Designs keine Testpunkte auf den High-Speed-Bussen anbringen.

Schon allein das Vorhandensein eines Testpunkts auf einer Leiterplatte verändert die Signalgebung - und das vor dem Hintergrund, dass die Betriebstoleranzen auf den Bussen drastisch abnehmen. Deshalb sehen die heutigen Designleitfäden (Best Design Practices) meist gar keine Testpunkte mehr vor. Aber ohne Zugang zum Bus können kontaktgebundene, sondenbasierte Tester wie Oszilloskope und Logikanalysatoren die Signalintegrität nicht überwachen.

Hier eignen sich als Ersatz oder als Ergänzung berührungslose, softwarebasierte Werkzeuge, die mit Embedded-Instrumentierung anstelle physischer Sonden arbeiten. Im Gegensatz zu externen, sondenbasierten Testgeräten, die Daten mit den Anomalien liefern, die von Sonden und Testpunkten verursacht wurden, stellen berührungslose Embedded Systeme nur die reinen Signaldaten bereit, so wie sie bei den Empfängern ankommen. Designer, Fertigungstest-Ingenieure und Servicetechniker setzen immer mehr auf Embedded-Instrumentierung für Validierung und Tests von Chips, Leiterplatten und Systemen von innen nach außen.

Es hat sich ein ganzes Ökosystem für Embedded-Instrumentierung rund um Standards wie IEEE 1149.1 (Boundary Scan) oder JTAG entwickelt, der den Zugang zu Komponenten und Infrastrukturen ermöglicht, die in Chips und auf Leiterplatten eingebettet sind. Darüber hinaus schreibt IEEE P1687 (Internal JTAG, IJTAG) eine offene Architektur und Schnittstelle für das Einbetten von Testinstrumenten in Chips fest. Tools wie die Plattform »ScanWorks« für Embedded-Instrumentierung von Asset InterTech nutzen diese Standards und machen damit die Ressourcen innerhalb von Chips zugänglich.

Über den Autor:

Tim Caffee ist Vice President Design Validation & Test bei Asset InterTech.