Xilinx: 65-nm-Prozess für neue FPGAs

Noch sind die Nachfolger der Virtex-4-FPGAs nicht erhältlich - doch über den Prozess, mit dessen Hilfe die Foundries die neue FPGA-Generation fertigen werden, spricht das Unternehmen bereits.

Erste Wafer aus den beiden Fabs mit Prototypen hat Xilinx im Rahmen des »Globalpress Electronics Summit« in Monterey vorgestellt. Was beim Betrachten der 300-mm-Wafer sofort auffällt: Die Prozesse von UMC und Toshiba unterscheiden sich offensichtlich. Per Holmberg, Director Virtex Solutions Worldwide Marketing von Xilinx, bestätigt das: »Es gibt Unterschiede im Detail, die Basisparameter sind aber die selben.«

Hier die wichtigsten Eigenschaften des 65-nm-Prozesses: Die Gate-Länge der Transistoren beträgt 40 nm, die Dicke des dünnsten Gate-Oxids 1,6 nm (5 Atomlagen). Das gilt für die High-Performance-Transistoren. Denn Xilix hat die Triple-Oxide-II-Technik entwickelt, mit deren Hilfe die Transistoren über unterschiedliche Oxiddicken auf High Power, hohe Spannung und hohe Leistungsfähigkeit optimiert werden. Xilinx verwendet die Strained-Silicon-Methode, um die Mobilität der Ladungsträger im Kanal der Transistoren zu erhöhen. Um den ohmschen Widerstand der Drain-, Source- und Gate-Anschlüsse zu senken, kommt Nickelsilicid statt wie bisher Kobaltsilicid zum Einsatz. Insgesamt haben die neuen FPGAs elf Verdrahtungsebenen aus Kupfer, die durch Low-k-Dielectrics getrennt sind. Im Lithografieprozess kommen 193-nm-Scanner mit hoher Apertur zum Einsatz.