Synopsys: Verifikations-IP für SystemVerilog

Die erste Verification-IP-Library für SystemVerilog mit Methodik-Unterstützung hat jetzt der EDA-Spezialist Synopsys angekündigt.

Die VCS-Verification-Library des Unternehmens, die auch DesignWare-Verification-Intellectual-Property (VIP) umfasst, wird als industrieweit erste Lösung Testbenches unterstützen, die mit dem IEEE-Standard »1800-2005 SystemVerilog« und mit der coverage-getriebenen, im Verification-Methodology-Manual (VMM) für SystemVerilog definierten Methodik entwickelt wurden.

Das Verification-Methodology-Manual für SystemVerilog ist bei Springer Science+Business Media erschienen. Das Buch definiert eine wieder verwendbare Umgebung auf der Basis einer coverage-getriebenen Methodik zur Steigerung der Verifikationsproduktivität und -qualität. Die in der VCS-Verification-Library enthaltenen Verification-IPs umfassen Grundbausteine zur SoC-Verifikation für VMM-kompatible Umgebungen, was in eine Verbesserung der Verifikationsproduktivität mündet.

DesignWare-Verification-IP-Kunden können ohne zusätzliche Kosten Zugriff auf die neue Funktionalität erhalten, indem Sie über die Synopsys-Website die SystemVerilog-Version anfordern. DesignWare-Verification-IP ist als Teil der DesignWare-Library, der VCS-Verification-Library sowie einzeln verfügbar.