Synopsys: Design Compiler Graphical verringert Entwurfszeit

Seine neueste Synthese-Innovation hat jetzt Synopsys unter der Bezeichnung Design-Compiler-Graphical vorgestellt. Damit soll es möglich sein, die Implementierungszeit von System-on-Chip-Designs zu reduzieren, indem sog. Congestion-Probleme bei der Verdrahtung vermieden werden.

»Der Design-Compiler-Graphical ist die industrieweit erste Syntheselösung, welche bereits frühzeitig im Designflow Congestion-Hot-Spots aufzeigt«, so Gal Hasson, Senior Director Synthesis und Test Marketing von Synopsys. Auch böte die Lösung den Entwicklern eine Visualisierung der betroffenen Schaltkreisregionen und führe Optimierungen mit dem Ziel aus, Congestion in diesen Bereichen zu minimieren. »Die Fähigkeit zur Vorhersage, Visualisierung und Verringerung von Routing-Problemen bereits vor der physikalischen Implementierung reduziert die Anzahl der Iterationen zwischen Synthese und Place&Route substanziell und kann die Projektlaufzeit, den Aufwand und die Kosten signifikant vermindern«, erklärt Hasson.

Mit dem »Vorgänger«-Tool, dem Design Compiler Topographical, hätten Entwickler eine rasche Design-Closure erzielt. Mit dieser Technologie wird eine enge Korrelation mit den IC-Compiler-Ergebnissen bei der physikalischen Implementierung hinsichtlich Timing, Chipfläche und Verlustleistung sichergestellt. »Aber selbst wenn ein Design alle Performance-Spezifikationen erfüllt, kann Congestion ein ernstes Problem darstellen«, sagt Hasson. Das mache ein erfolgreiches Routing sehr schwierig und führe somit zu längeren Designzyklen und mehr Iterationen zwischen Synthese und Place&Route.

Das neue Design-Compiler-Graphical-Produkt von Synopsys umgeht diese Iterationen, da es erstens Congestion-Reports sowie Möglichkeiten zur Visualisierung bietet. Zweitens verwendet es Optimierungstechniken zur Synthese eines Designs mit deutlich weniger Congestion-Potenzial. Dadurch wird ein besserer Startpunkt für den physikalischen Entwurf geschaffen. »Die Fähigkeit, Routing-Congestion-Probleme frühzeitig im Entwurfsprozess zunächst abzuschätzen und sie dann zu verhindern, ergibt einen zuverlässigeren, geradlinigeren Designflow von der RTL-Synthese bis hin zur physikalischen Implementierung. Somit können mehrere Wochen Entwurfszeit eingespart werden«, ist sich Hasson sicher.