Stratix III – die schnellsten FPGAs mit der geringsten Leistungsaufnahme

Die neue Stratix-III-FPGA-Familie von Altera ist auf hohe Leistung und niedrige Leistungsaufnahme getrimmt. Das Motto lautet: die Geschwindigkeit, die benötigt wird, kombiniert mit der minimal möglichen Leistungsaufnahme.

»Die richtige Balance zwischen Geschwindigkeit und Leistungsaufnahme ist entscheidend«, erklärt John Daane, President und CEO von Altera. Altera hat mit Stratix III den Schritt auf 65-nm-Strukturen vollzogen.

»Natürlich bringt der Übergang von 90- auf 65-nm-Strukturen die Vorteile von Moore’s Law zum Tragen, sprich steigende Komplexität und höhere Geschwindigkeit«, so Daane weiter. Nur bislang waren die Anwender der Halbleiter gewohnt, dass auch die Leistungsaufnahme sinkt, weil die Core-Spannung ebenfalls nach unten geht. Doch genau das trifft heute nicht mehr so zu. Denn mit kleineren Strukturen steigt die statische Leistungsaufnahme aufgrund von Leckströmen drastisch an.

Dieses Problem war bereits beim Wechsel auf 90-nm-Strukturen aufgetreten, deshalb hatte Altera bereits bei seinen 90-nm-FPGAs eine Vielzahl von Tricks und Kniffen eingeführt, um dem Problem Herr zu werden. Und jetzt, bei 65 nm und Stratix III, hat Altera abermals entsprechende Neuerungen eingeführt, angefangen bei der Prozesstechnologie über eine Verbesserung in der Architektur bis hin zu optimierten Entwicklungs-Tools.

»Wir haben eine Architektur entwickelt, die beachtliche Möglichkeiten bietet, Strom zu sparen. Mit Stratix III kommt der Anwender somit in den Genuss aller Vorteile, die der Wechsel auf kleinere Prozessstrukturen mit sich bringt: höhere Komplexität, höhere Geschwindigkeit und geringe Leistungsaufnahme«, erklärt Daane weiter.

Bei der Produktdefinition von Stratix III hatte Altera herausgefunden, dass nur 5 bis 40 Prozent der typischen Design-Netzlisten wirklich Hochgeschwindigkeit brauchen. Die Mehrheit der Designs können laut Daane mit langsameren Low-Power-Schaltungen implementiert werden und trotzdem noch die Timing-Anforderungen treffen. Daane: »Aber die genaue Verteilung von High-Performance-Logik versus Low-Performance-Logik variiert von Design zu Design.«

Daane fügt hinzu, dass in der Definitionsphase eines neuen Produkts das größte Problem darin besteht, dass man als Hersteller herausfinden muss, das Wichtige vom Unwichtigen zu trennen: »Wir müssen unter all den verschiedenen Anforderungen aller Kunden die herausfinden, die die Mehrheit der Kunden wirklich brauchen. Denn wenn unnötige Funktionen in unsere Bausteine integriert werden, führt das lediglich zu höheren Produktkosten und einem größeren Risiko für unsere Kunden«, konkretisiert Daane.

Vor diesem Hintergrund und der umfangreichen Expertise wurde Stratix III entwickelt. Herausgekommen ist eine neue FPGA-Familie, die »die Industrie in Bezug auf Geschwindigkeit anführt«. Im Vergleich zu Stratix II sind die FPGAs von Stratix III um 25 Prozent schneller und »um mindestens eine Geschwindigkeitsstufe schneller als der Baustein der Konkurrenz, der unserem am nächsten kommt«, erklärt Daane stolz. Auch von der Komplexität her müssen sich die Bausteine nicht verstecken. Sie sind mit bis zu 240k Logikelementen ausgestattet und »stellen damit die komplexesten FPGAs der Industrie dar«, formuliert Daane die nächsten Superlative. Außerdem sind bis zu 896 18 Bit x 18-Bit-Multiplizierer, die mit einer Geschwindigkeit von bis zu 600 MHz arbeiten und bis zu 24 hochleistungsfähige I/O-Bänke integriert.

Damit aber noch nicht genug: »Die Bausteine zeichnen sich durch die niedrigste Leistungsaufnahme aus«, fährt Daane fort. Sie benötigen bis zu 50 Prozent weniger Verlustleistung als ein äquivalentes 90-nm-FPGA bei der gleichen Geschwindigkeit. Zwei Neuerungen machen die hohe Geschwindigkeit bei der niedrigen Leistungsaufnahme möglich:

  •  Die programmierbare Power-Technologie – sie nutzt Design-Informationen, um die Leistungsaufnahme für jeden programmierbaren Logik-Array-Block zu minimieren. Die Quartus-II-Software analysiert automatisch das Design und identifiziert die Geschwindigkeit, die jeder Block braucht. Während der Großteil der Logik, einschließlich der nicht-verwendeten Logik, auf einen Low-Power-Modus gesetzt wird, werden die hoch performanten, zeitkritischen Blöcke auf einen Hochgeschwindigkeits-Modus gesetzt. Daane fasst zusammen: »Die programmierbare Power-Technology stellt die höchste Rechenleistung bei minimal möglicher Leistungsaufnahme sicher.«
  •  Die Core-Spannung ist wählbar – das heißt, dass der Entwickler die Möglichkeit hat, entweder eine  1,1-V- oder 0,9-V-Core-Spannung zu nutzen. Designs, die höchste  Rechengeschwindigkeit brauchen, nutzen die 1,1-V-Core-Spannung, während Designs, die auf minimale Leistungsaufnahme getrimmt werden müssen, die 0,9-V-Spannung nutzen.

Außerdem betont Daane, dass es nicht reiche, ein Produkt zu definieren und zu entwickeln, sondern ein Hersteller müsse es auch rechtzeitig und mit entsprechender Qualität liefern können. Um hier keine Probleme zu bekommen, arbeitet Altera sehr eng mit seinem Foundry-Partner TSMC zusammen. Daane erklärt weiter: »Wir nutzen in großem Umfang Test-Chips, um neue Produkt-Designs zu verifizieren, bevor wir das eigentliche Produkt auf den Markt bringen.«

Außerdem nutzt Altera seit Jahren eine patentierte Redundanztechnik, die es dem Unternehmen ermöglicht, hoch komplexe Produkte selbst zu Beginn ihres Produktlebenszyklus in hohen Stückzahlen liefern zu können. Des Weiteren werden kontinuierlich Programme mit TSMC entwickelt, die der Reduzierung der Defekte dienen, um die Ausbeute zu verbessern. Dass dieser Ansatz funktioniert, macht Daane an folgendem Beispiel deutlich: Die Stratix-II-GX-Familie mit Embedded-Transceivern wurde im vierten Quartal 2005 vorgestellt, frühzeitig ausgeliefert und von einer Vielzahl von Kunden genutzt.

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