Alte Schaltkreise neu entwickeln Redesign abgekündigter ASICs

Ein abgekündigtes ASIC muss noch lange nicht das Ende eines erfolgreichen Produktes bedeuten. Hat man vor Jahren sich bewusst gegen einen Standard-Schaltkreis und für ein ASIC entschlossen, so kann das ASIC durchaus nachentwickelt werden, wenn der Halbleiterhersteller die Fertigung dieses ASICs einstellt. Von einer FPGA-basierenden Lösung bis hin zu einem neuen Standard-Zell-ASIC gibt es viele Möglichkeiten. Die Wahl hängt von den Randparametern ab. Dieser Prozess wird auch als Reverse-Engineering, Cloneing, Klonen oder Redesign von ASICs bezeichnet.

Alte Schaltkreise neu entwickeln

Ein abgekündigtes ASIC muss noch lange nicht das Ende eines erfolgreichen Produktes bedeuten. Hat man vor Jahren sich bewusst gegen einen Standard-Schaltkreis und für ein ASIC entschlossen, so kann das ASIC durchaus nachentwickelt werden, wenn der Halbleiterhersteller die Fertigung dieses ASICs einstellt. Von einer FPGA-basierenden Lösung bis hin zu einem neuen Standard-Zell-ASIC gibt es viele Möglichkeiten. Die Wahl hängt von den Randparametern ab. Dieser Prozess wird auch als Reverse-Engineering, Cloneing, Klonen oder Redesign von ASICs bezeichnet.

Ende der 80er, Anfang der 90er Jahre wurde die Entwicklung digitaler ASICs (Application Specific Integrated Circuit) für eine breite Masse von Unternehmen lukrativ. Die Entwicklungs- und Herstellungskosten waren auf ein Niveau gesunken, das den Einsatz von ASICs für viele Firmen sinnvoll machte. Viele der damals entwickelten ASICs werden heute immer noch in den verschiedensten Produkten eingesetzt. Dabei sind Produktlebenszyklen von zehn und mehr Jahren in der Industrieautomatisierung, bei sicherheitsrelevanten Anwendungen oder in Kleinserien für Nischenmärkte keine Seltenheit.

Die eingesetzten ASIC-Technologien von 1,0 µm und mehr Strukturbreite laufen bei vielen Halbleiterherstellern gegenwärtig aus. Für die eingekauften ASICs über den Last-Call ist ebenfalls das Ende des Lagerbestandes absehbar. Konnte eine hinreichende Stückzahl der ASICs eingekauft werden, stößt man auf zwei weitere Probleme. Die Lagerung der ASICs ist nicht beliebig lange möglich. Ab dem 1. Juli 2006 dürfen nur noch Geräte in Verkehr gebracht werden, die der RoHS-Norm (Restriction of the use of certain Hazardous Substances in electrical and electronic equipment) entsprechen. Dies bedeutet, dass alle in einem Gerät enthaltenen Bauelemente – so auch die alten ASICs – diesem Stoffverbot entsprechen müssen. Da die Schaltkreise kundenspezifisch sind, ist eine Beschaffung aus anderen Quellen auf dem Weltmarkt ausgeschlossen.

Muss ein gewinnträchtiges Produkt also abgekündigt werden, weil ein funktionsbestimmendes ASIC nicht mehr verfügbar ist? Nein! Ein Redesign des ASICs und damit die weitere Verfügbarkeit des Produkts ist durchaus möglich. Allerdings müssen einige Voraussetzungen für ein risikoarmes Redesign erfüllt sein. Anhand bekannter Eigenschaften des ASICs kann man einen geeigneten Redesign-Ablauf wählen. Das Ziel eines Redesigns sind möglichst keine oder nur geringe Folgeaufwände beim Einsatz des neuen ASICs in der Applikationsumgebung – und das bei möglichst kleinem Entwicklungsrisiko.

Realisierungsmöglichkeiten für ein Redesign

Die Fortschritte in der Halbleitertechnologie erlauben heute zwei Wege des Redesigns digitaler ASICs (Bild 1):

  • Umsetzung auf eine langfristig verfügbare maskenprogrammierbare ASIC-Technologie (Gate-Array oder Standard-Zelle).
  • Umsetzung auf eine programmierbare Logik mit nichtflüchtigem Speicher.

Ein vorhandenes Design kann bei entsprechender Bearbeitung auf eine beliebige maskenprogrammierbare ASIC-Technologie umgesetzt werden. Diesen Weg wird man immer dann wählen, wenn sich die benötigte Stückzahl im Bereich von mehr als 5000 Bauelementen pro Jahr bewegt oder die Anschluss-Kompatibilität eine unabdingbare Forderung darstellt. Der Zwischenschritt, das Design zwecks Verifikation auf einem Emulations-FPGA (Field Programmable Gate Aray) zu implementieren, dient der Senkung des Design-Risikos. Die ASICs werden dann, in der Regel aus Kostengründen, in einer Gate-Array-Technologie hergestellt. Diese Technik bietet für kleinere Stückzahlen ein Optimum von einmaligen Entwicklungskosten (NRE-Kosten, Non-Recurring Engineering) und Stückpreis der Serien-Bauelemente, da für vorgefertigte Master (Gate-Arrays) nur die Masken für die Verdrahtung erstellt werden.

Fällt die Entscheidung für ein Standard-Zell-ASIC als Umsetzungsvariante, können zur Kostensenkung Multilayer-Mask-Technologien (MLM) zum Einsatz kommen. Bei ihnen sind mehrere Ebenen des ASICs auf einer Maske zusammengefasst. Für sehr kleine Stückzahlen (unter 1000) werden Multiprojekt-Wafer (MPW) genutzt, bei denen mehrere unterschiedliche ASICs – von verschiedenen Auftraggebern oder Projekten – auf einem Wafer gefertigt werden.

Eine weitere Möglichkeit zum Redesign digitaler ASICs liegt in der Nutzung programmierbarer Logikbausteine. Die heute zur Verfügung stehende programmierbare Logik ist leistungsfähig genug, um die Funktionen der ASICs zu integrieren. In der Regel wird man keinen pinkompatiblen, programmierbaren Baustein finden, der als Ersatz für ein abgekündigtes ASIC dienen kann. Deshalb muss man sich eines Leiterplattenträgers bedienen. Der Leiterplattenträger kann dann durchaus auch größer als das zu ersetzende Original-ASIC – z.B. für einen Ersatz im DIL-Gehäuse – sein. Eigenschaften des ASICs, die die programmierbare Logik nicht bietet, wie z.B. Schmitt-Trigger-Eingänge, können mit diskreten Bauelementen realisiert werden. Als programmierbare Bauelemente bieten sich CPLDs (Complex Programmable Logic Device), nicht flüchtige FPGAs oder OTP-FPGAs (One-Time-Programmable) an.