Neue Rekorde und Technologie-Ansätze

Mit 3700 Teilnehmern und 234 Papers, diversen Foren, Panels und Tutorials hält sich die ISSCC unverändert auf der Höhe der Zeit und gibt alljährlich die Richtung des Halbleiter-Fortschritts vor. Dass sich dabei Angst vor ultimativ physikalischen Barrieren einschleicht, ist vielleicht sogar gewollt: Es intensiviert die Suche nach innovativen Lösungen. Die drei traditionellen Keynotes beleuchten die Trends.

Mit 3700 Teilnehmern und 234 Papers, diversen Foren, Panels und Tutorials hält sich die ISSCC unverändert auf der Höhe der Zeit und gibt alljährlich die Richtung des Halbleiter-Fortschritts vor. Dass sich dabei Angst vor ultimativ physikalischen Barrieren einschleicht, ist vielleicht sogar gewollt: Es intensiviert die Suche nach innovativen Lösungen. Die drei traditionellen Keynotes beleuchten die Trends.

Schon heute konzentriert sich der Fortschritt bei Strukturgeometrien um 65 nm nicht nur auf die Prozesstechnik zum „Downscaling“ der Chips. Sie verbreitert sich laut ISSCC-Programmdirektor Jan van Spiegel vielmehr in „vier Dimensionen der IC-Innovation: Technologie, Bauelemente, Schaltungen und Systemarchitektur“. Lösungen mit vertikaler („3D-Chipstack“) Integration parallel zur Skalierung und clevere Software-Strategien sollen so die Vorgaben des Moore’schen Gesetzes für Prozessoren fristgerecht erfüllen helfen, neben der drastischen Verringerung der Leistungsaufnahme. Natürlich kursierten im Vorfeld der ISSCC 2007 auch exotische Konzepte für eine Post-Silizium-Ära – Kohlenstoff- Nanoröhren, Nanodrähte, Trigate- Transistoren, Molekular-Elektronik, Quantencomputer, Phasenwechsel- Speicher, Spintronics und anderes mehr. Doch keiner weiß, wann diese Ära ohne „Bulk“-Silizium wirklich anbrechen wird. Auf der Konferenz selbst, in den Keynotes, Papers und Panel-Sitzungen, wurden diese Konzepte zurückhaltend und nur ansatzweise behandelt. Vor 2013, so der Konsens, kann davon keine Rede sein.

Parametrische Variabilität erschwert „Downscaling“

Das Moore’sche Gesetz, das die Mikroelektronik seit 40 Jahren leitet und ihren Fortschritt prognostiziert, und zwar über die Herabskalierung der Silizium- MOS-Technologie, ist zum verlässlichen Innovations-Indikator für die gesamte Hightech-Industrie geworden. Das gilt nicht mehr lange – jedenfalls nicht in der klassischen Formulierung. „Die glücklichen Zeiten des glatten Roadmap-Scaling scheinen für immer vorbei“, sagte Joel Hartmann von der europäischen Crolles2- Allianz in seinem Eröffnungsvortrag. Vor allem, so Hartmann, ist es die „parametrische Variabilität“, die den Chip-Designern im Nanobereich zu schaffen macht.

Sie führt ab der Strukturschwelle von 45 nm zu Diskrepanzen zwischen Simulation und Modellierung – in der Praxis zu Fehlfunktionen und sinkender Prozessausbeute. Immer weniger Ladungsträger stehen für den logischen Status und die Schwellenbedingungen zur Verfügung. Kurzkanal- Effekte und Source-Drain-Leckströme, so Hartmann, stehen derzeit stark im Fokus der Roadmap-Planer. Unkontrollierbare Ladungseffekte tun ein Übriges. Abgesehen vom kritischen Interconnect auf dem Chip.

Im Nanobereich gilt das auch für die digitalen Schaltungen. Bei Versorgungsspannungen um 1 V vergrößern sich die Source-Drain-Leckströme – bei immer niedrigeren Schaltschwellen und von „Node“ zu „Node“. Nun machen sich bereits Quanteneffekte wie das Gateoxid-Tunneling bemerkbar. Beim 45-nm-Node sind somit neue Dielektrika und „Band-Gap“-Engineering (Bandlücken-Einstellung) gefragt. Als aussichtsreich gelten Dual-Gate- Transistorstrukturen. „Das Gate-Channel- Verhalten lässt sich beträchtlich verbessern, indem man die dielektrische Schwelle erhöht“, meint Hartmann, „und indem man den Poly- Gate-Verarmungslayer weglässt.“ Das läuft bereits über die High-k-Gateoxidmaterialien (hohes e), z.B. auf der Basis von Hafnium. Es drückt die Gate-Leckströme um zwei bis drei Größenordnungen – und verlängert allein dadurch, glaubt Hartmann, die Lebensspanne von Si-CMOS bis ins 25-nm-Gebiet.

Da sieht Chang seine Chance. Also weitere Kostenreduktionen und Leistungssteigerungen im CMOS-Segment und zugleich Expansion in andere Technologien. Und verstärktes Engagement im Wachstumsgebiet der Consumerelektronik. Das bedingt die Verfügbarkeit angemessener Prozesstechnologien für diese Märkte und vor allem geeignete Applikationen, mit denen der spezifische Wettbewerbsvorteil der Foundries erfüllbar ist. Das gilt dann auch für HFund Mixed-Signal-Schaltungen, nichtflüchtige Speicher und andere Spezialgebiete. Ambitionierte Ziele – wenngleich überlebenswichtig. Nicht zu übersehen ist, dass auch bei den Foundries die Kosten für Entwicklung und Prototyping steigen.

Um ihr Kernangebot für die Kunden – geringere Komplexität in Entwicklung und Fertigung sowie externe Expertise – zu halten, müssen die Foundries robuste IP-Pakete, Design-Bibliotheken und EDA-Tools bereitstellen. Das gilt insbesondere für die eingesetzten Prozesstechnologien und für die Kommunikation mit den Schaltungsentwicklern der Kunden. Mit einem Wort: Design for Manufacturability (DFM). Also wieder einmal die weiter gehende Integration der Design- und Fertigungsprozesse zwischen Kunden und Lieferanten. Ein, wie Chang es nennt, „umfassendes Ökosystem“ für den DFMDatenaustausch.

Das betrifft auch IP von Drittanbietern. „Wir glauben“, sagt Chang, „dass der kritische Faktor für unseren künftigen Erfolg die Fähigkeit der Foundries ist, ein tieferes und breiteres Verhältnis mit jedem einzelnen Kunden zu entwickeln.“ Das gilt für alle Stufen des Produktentwicklungszyklus. Beim nächsten fälligen Roadmap- Node von 45 nm steigen die Kosten für eine neue Waferfab auf über 5 Mrd. Dollar. Das bedingt eine neue Runde in der Zusammenarbeit mit den Equipment- Herstellern. Gegenwärtig basiert die Kapazität von TSMC auf „Gigafabs“ mit einem Ausstoß von 100 000 Wafern mit 300-mm-Durchmesser pro Monat. Unter diesen Voraussetzungen zweifelt Chang nicht an der Weiterführung von Si-CMOS über das nächste Jahrzehnt hinweg, in einer symbiotischen und nachhaltigen Partnerschaft mit den IDMs. Über Moore’s Law macht er sich in diesem Sinne keine Sorgen.