Forschungserfolg Neues Messverfahren für die Planarität von Chips

Ein französischer Wissenschaftler hat ein Verfahren entwickelt, mit dem sich die Qualität der Planarität eines Chips von mehreren Quadratzentimetern Größe innerhalb weniger Minuten überprüfen lässt - und zwar mit hoher Auflösung.

»Die Industrie arbeitet seit mehreren Jahren an neuen Verfahren zum Schichten von Transistoren - den wichtigsten Chipkomponenten«, erklärt Florent Dettoni, Doktorand am CEA-Leti, dem französischen Forschungszentrum für Informations- und Telekommunikationstechnik der Behörde für Atomenergie und alternative Energien und Erfinder des neuen Messverfahrens. »Es hat sich jedoch herausgestellt, dass die neuen Lithographie- und Ätztechniken sehr empfindlich auf Unregelmäßigkeiten in der Chip-Oberfläche reagieren. Diese können die Ursache für Fehler sein und somit einen Einfluss auf das elektrische Verhalten haben.«

Um die Chips vor solchen Schäden zu schützen, wurden 30 Schritte (das so genannte chemisch-mechanische Polieren) eingeführt, um die Komponenten zu planarisieren. Bislang konnte die Effektivität dieses Planarisierungsverfahrens jedoch nur auf einem kleinen Teil des Chips überprüft werden.

Die Erfindung von Florent Dettoni liefert eine Lösung mit einem High-Tech- Instrument, mit dem alle Komponenten eines mehrere Quadratzentimeter großen Chips in nur wenigen Minuten mit einer vertikalen Auflösung von weniger als einem Nanometer abgebildet werden können. Das Gerät setzt auf der interferometrischen Mikroskopie auf, die noch nie für diese spezifische Anwendung genutzt wurde und an Techniken zur Datenverarbeitung gekoppelt ist. Für diese Erfindung wurde bereits ein Patent eingereicht.