ISSCC 2017 World’s Firsts

Die ISSCC fand in diesem Jahr bereits zum 64. Mal statt.
Die ISSCC fand in diesem Jahr bereits zum 64. Mal statt.

Knapp 3000 Teilnehmer reisten zur 64. ISSCC, um sich in 205 Sessions über die neusten Entwicklungen in der Halbleiterindustrie seitens der Industrie, Universitäten und Forschungseinrichtungen zu informieren.

Wie jedes Jahr gab es auch in diesem Jahr wieder einige Highlights, die so bislang noch nie gezeigt wurden. So wurde beispielsweise der erste Triple-Band-Doherty-Leistungsverstärker für 28, 37 und 39 GHz gezeigt, den das Georgia Institute of Technology entwickelt hat. Der Prototyp auf Basis eines SiGe-BiCMOS-Prozesses mit 0,13-µm-Strukturen erreicht bei 37 GHz einen Wirkungsgrad bei 6 dB Back-off, der im Vergleich zu einem Klasse-B-Leistungsverstärker um den Faktor 1,92 höher liegt. Forscher an der University of California, Santa Clara, haben VMD- (Voltage-Mode Doherty) und Class-G-SCPA-Techniken (Switched-Capacitor Power Amplifier) kombiniert und somit den Wirkungsgrad des Leistungsverstärkers bei 6 dB und 12 dB Back-off deutlich verbessert. So bringt es der CMOS-Leistungsverstärker auf eine gesättigte Ausgangsleistung von 25 dBm mit einem PAE-Wert (Power-Added Efficiency) von 30% / 24% / 17% bei Spitzen / 6 dB / 12 dB Back-off (3,6 GHz). Broadcom wiederum hat das erste vollständig integrierte, rekonfigurierbare WLAN-ET-System (ET: Envelope Tracking) mit digitalem Basisband in einer 28-nm-CMOS-Technologie für Bandbreiten von bis zu 40 MHz vorgestellt. Das Unternehmen konnte die Effizienz für ein 20-MHz-Signal bei 2 GHz und ein 40-MHz-Signal bei 5 GHz um 28% bzw. 34% verbessern.

In der Prozessor-Session zeigt IBM Details zu seinen Power9-Prozessoren und AMD zeigte Einzelheiten seiner Zen-CPU-Kerne (x86-Architektur) auf Basis eines 14-nm-FinFET-Prozesses. Ein CCX (Core Complex Unit) mit einer Fläche von 44 mm² und 1,4 Mrd. Transistoren beinhaltet einen geteilten 8 MByte großen L3-Cache und vier Kerne. Jeder Kern verfügt über einen 0,5 MByte großen L2-Cache, 32 KByte L1-Daten-Cache und 64 KByte L1-Befehls-Cache. Jeder Core hat einen digitalen LDO und einen DFS (Digital Frequency Synthesizer), um Frequenz und Spannung unabhängig von den anderen Cores variieren zu können. AMD konnte bei Zen die IPC (Instruction per Cycle) im Vergleich zu seinen bisherigen Prozessoren um 40% steigern. Und MediaTek hat Details zu dem ersten Mobilprozessor auf Basis eines 10-nm-FinFET-Prozesses gezeigt. Der Deca-Core ist in drei unterschiedliche Cluster aufgeteilt: Das High-Performance-Cluster basiert auf der Cortex-A73-CPU (2,8 GHz), das LP-Cluster (Low Power) auf Cortex-A53 und das ULP-Cluster (Ultra Low Power) auf Cortex-A35.

IBM hat darüber hinaus aber noch das erste Silizium-basierte Millimeterwellen-Phased-Array-Antennenmodul vorgestellt, das bei 28 GHz arbeitet und das mit Ericsson zusammen entwickelt wurde. Das Modul umfasst vier monolithische ICs und 64 dual polarisierte Antennen, und das in einer Größe von lediglich 7,1 x 7,1 cm. Für die bedrahtete Kommunikation wiederum hat die University of California at Berkley zusammen mit Qualcomm einen NRZ-Transceiver mit 60 GBit/s entwickelt, der nur 4,8 pJ/Bit über ein 0,7 m langes Twinax-Kabel benötigt. Bei den DC/DC-Wandlern konnte das Massachusetts Institute of Technology, Cambridge, zusammen mit Texas Instruments einen Abwärtswandler zeigen, der mit einem Ruhestrom von lediglich 240 pW auskommt und bei Eingangsspannungen zwischen 1,2 und 3,3 V Ausgangsspannungen von 0,7 bis 0,9 V und einen Strom zwischen 100 pA bis 1 mA mit einem maximalen Wirkungsgrad von 92% liefert. TSMC und Samsung haben beide SRAMs auf Basis eines 7-nm-FinFET-Prozesses präsentiert. Das 256 MBit große SRAM von TSMC basiert auf der derzeit kleinsten SRAM-Zelle mit nur 0,027 µm². Toshiba und SK Hynix wiederum haben ein 4 GBit großes STT-MRAM demonstriert. STMicroelectronics präsentierte ein DCNNSoC (Deep Convolutional Neural Network), das in einem 28-nm-FDSOI-Prozess implementiert wurde. Auf dem SoC ist eine ARM-Host-CPU integriert, außerdem ein Array mit 16 DSPs, ein DCNN-Prozessor und eine rekonfigurierbare Datentransfer-Fabric (um die Datenwiederverwendung zu verbessern und den On-Chip/Off-Chip-Speicher-Traffic zu reduzieren). Der Chip erreicht 1,175 GHz bei 1,1 V und eine theoretisch maximale CA-Performance (Convolution Accelerator) von 676 GOPS. Analog Devices stellte einen 12-Bit-Pipeline-A/D-Wandler in 28-nm-CMOS-Technik vor, der eine Sample-Rate von 10 GSPS erreicht und bei einem 4-GHz-Eingangssignal eine SNDR von 55 dB bei einer Leistungsaufnahme von 2,9 W erreicht.

Und noch ein paar interessante Zahlen: Laut Boris Murmann, Technical Program Chair der ISSCC, wurden in diesem Jahr 641 Papers eingereicht, 205 davon wurden in das Programm aufgenommen Europa war mit 19 % an den Vorträgen beteiligt, Far East mit 33 % und Amerika mit 49 %. 63% der Papers kamen von Universitäten, 34% aus der Industrie und 3% von Forschungseinrichtungen.