ISSCC 2013 Wo ist eigentlich Intel?

Die unterschiedlichen CP-Chips im Vergleich.

In diesem Jahr ist es nicht Intel, der den Auftakt zur Prozessor-Session der ISSCC macht, sondern IBM und zwar mit einem Prozessormodul, das einem Monster gleicht.

Die Frage »wo ist Intel?« war öfter zu hören. Bislang hat Intel diese Konferenz immer dazu verwendet, seine Führungsrolle im Prozessordesign zu demonstrieren. So hat das Unternehmen beispielsweise die ISSCC im letzten Jahr dazu genutzt, den ersten Prozessor auf Basis von FinFETs vorzustellen. Auf der letzten IEDM im Dezember 2012 folgten dann die Details zu einem entsprechenden SoC-Prozess auf Basis von 22-nm-FinFETs.

In diesem Jahr hingegen ist Intel mit keinem Vortrag in der Prozessor-Session vertreten. Es sind sogar insgesamt nur zwei Vorträge von Intel angemeldet. In einem geht es um ein fein granuliertes Power-Management-System für Prozessoren, in dem anderen über ein I/O-System, das eine aggregierte Bandbreite von bis zu 1 TBit/s pro Port ermöglicht und das bei einem Energieverbrauch von 2,6 pJ/Bit.

Somit hat IBM dieses Jahr die Prozessor-Session eröffnet und zwar mit einem Prozessorsystem, der dem einen oder anderen auch den Ausdruck »It's a Beast« entlockte. Das Mikroprozessorsystem zEnterprise EC12 (zEC12) besteht insgesamt aus sechs CP-Chips - die Intelligenz des Systems - und zwei SC-Chips, die den L4-Cache bereitstellen. Alle acht Chips werden in einem Multi-Chip-Modul zusammengesetzt. Sowohl die CP- als auch die SC-Chips werden mithilfe desselben CMOS-Prozesses gefertigt: einer 32-nm-SOI-Technologie mit HKMG.

Laut Dr. James Warnock, Distinguished Engineer von IBM, ist das neue Design der CP-Chips die Nachfolgegeneration des z196-Cores, der in einer 45-nm-Technologie eine Taktfrequenz von 5,2 GHz erreicht. Der zEC12-Core wiederum kommt auf 5,5 GHz auf Basis von 32-nm-Strukturen.

Laut Warnock umfasst jeder CP-Chip der neuen Generation (32 nm) sechs Prozessorkerne (45-nm-Variante umfasste 4 Cores). Dazu kommt noch ein gemeinsam genutzter L3-Cache (DRAM) mit einer Größe von 48 MByte. Jeder Core wiederum verfügt über jeweils einen eigenen 1 MByte großen Daten- und Programm-Cache (L2).

Außerdem sind auf einem CP-Chip noch eine MCU (Speicher-Control-Unit), ein I/O-Bus-Controller und zwei Interfaces zur Anbindung an die L4-Caches (SC-Chips) implementiert. Ein CP-Chip belegt eine Fläche von 598 mm2 und enthält mehr als 2,75 Mrd. Transistoren. Warnock: »Die neuen zEC12-Prozessoren weisen im Vergleich zur Vorgängergeneration in typischen Mainframe-Applikationen eine um 25 Prozent erhöhte Leistung auf.«

Die SC-Chips bestehen aus 192 MByte High-Speed-DRAM-L4-Cache, plus L4-Directory und Kohärenzlogik für das synchrone Multiprozessorsystem (SMP) sowie Schnittstellen zu den Prozessoren. Ein SC-Chip besteht aus 3,3 Mrd. Transistoren und kommt auf eine Fläche von 526 mm2.

Diese acht Chips werden zusammen mit vier SEEPROMs in ein Multi-Chip-Modul auf Basis eines Glaskeramik-Trägers mit 102 Lagen (39 für Signale) gesetzt. Damit kommt das gesamte Prozessormodul mit insgesamt 36 Cores laut Warnock auf eine gesamte Interconnect-Bandbreite von 530 GByte/s und sitzt in einem Modul von nur 100 mm2.