IEDM 2016 STT-MRAM ist doch skalierbar

Das Interesse an der MRAM-Technik ist nach wie vor groß.
Das Interesse an der MRAM-Technik ist nach wie vor groß.

In diesem Jahr gab es erstmals eine Poser-Session, die ausschließlich dem Thema »MRAM« gewidmet war. Damit wollen die IEDM-Veranstalter helfen, die kulturelle Lücke zwischen den Magnetismus- und Mikroelektronik-Communities zu überwinden.

MRAMs ist keine neue Technologie, doch die anfängliche Euphorie rund um diese Speichertechnik war verschwunden. Mit der STT-MRAM-Technik (STT: Spin Torque Transfer) ist sie aber wieder erwacht. Bislang gilt aber die Skalierbarkeit als großes Problem. Dieses Problem könnte das belgische Forschungszentrum imec gelöst haben.

STT-MRAM hat aus der Sicht der imec-Forscher das Potential, die erste eingebettete nichtflüchtige Speichertechnologie für fortschrittlichste Logikknoten zu werden, wobei STT-MRAM auch als Alternative zum herkömmlichen DRAM gesehen wird. Die Vorteile von STT-MRAMs sind vielseitig. So sind diese Speicher nicht-flüchtig, sie schalten schnell und bei niedrigen Spannungen und sie erlauben nahezu unbegrenzte Lese-/Schreibzyklen. Allerdings ist die Kommerzialisierung alles andere als einfach, vor allem wenn es um die Skalierung der Prozesse geht, um höhere Dichten zu ermöglichen, und wenn es um die Erhöhung des Schaltstroms geht.

Das Basiselement eines STT-MRAMs ist eine 1T1MTJ-Zelle, also ein Schalttransistor und ein MTJ-Element (MTJ: Magnetic Tunnel Junction, magnetischer Tunnelübergang). Die MTJs sind für die Speicherung zuständig, denn sie verändern je nach Spannung ihren Widerstand. Grundsätzlich bestehen sie aus drei Schichten: zwei ferromagnetische Lagen und eine nicht-magnetische, isolierende Zwischenschicht. Eine der Magnetschichten fungiert als Referenzschicht, die andere als freie Schicht. Das magnetische Moment der Referenzschicht hat eine festgesetzte Richtung. Durch das Anlegen einer Spannung kann die Richtung des magnetischen Moments in der freien Schicht umgedreht werden. Sind die Richtungen in beiden Magnetschichten dieselbe, können die Elektronen leicht durch die Widerstandsschicht tunneln (geringer spezifischer Widerstand), sind sie entgegengesetzt, ist der Übergang relativ schwierig (hoher spezifischer Widerstand).

Und genau diese MTJs bereiten Probleme bei der Skalierung. Und ohne Skalierung lässt sich nun mal keine hohe Speicherdichte erreichen. Das imec hat jetzt ein p-MTJ mit einer Größe von lediglich 8 nm gezeigt und das mit einem TMR-Wert von 100 Prozent und einem Koerzitiv-Feld von 1500 Oe. Euin Wert für das Spin-Drehmoment mit 3 wurde für eine Größe bis hinunter zu 15 nm demonstriert.

Die Referenzschicht des p-MTJ-Stack basiert auf einem CoFeB-Multilayer und wurde auf Basis eines 300-mm-Siliziumwafers entwickelt. Das Herstellungsverfahren ist mit dem thermischen Budget von Standard-CMOS-BEOL-Technologien (BEOL: Back-End-of-Line-Technologie) kompatibel.

Das imec hat aber nicht nur das p-MTJ realisiert, sondern auch STT-MRAM-Arrays mit Mbit-Speicherdichte und Pitches von nur 100 nm. Das Array basiert auf einer 1T1MTJ-Struktur (Ein Transistor und ein MTJ).

Die Forscher vom imec sind der Überzeugung, dass mit diesen p-MTJs ein Herstellungsprozess für hochdichte STT-MRAM--Arrays möglich ist, der auch den Anforderungen des 10nm-Logikknotens und darunter für eingebettete nichtflüchtige Speicheranwendungen genügt. Darüber hinaus sollen sich mit diesen p-MTJs auch hochdichte Stand-alone-Speicher realisieren lassen.