Microsemi RISC-V-Soft-IP für FPGAs

Beispielsimplementierung eines RISC-V-Cores auf einem SmartFusion2-FPGA.
Beispielsimplementierung eines RISC-V-Cores auf einem SmartFusion2-FPGA.

Microsemi setzt als erster FPGA-Hersteller auf die offene Befehlssatzarchitektur RISC-V und stellt den RISC-V-Core RV32IM für seine IGLOO2-, SmartFusion2 und RTG4-FPGAs zur Verfügung, plus eine auf Eclipse basierende SoftConsole IDE mit Linux und die Libero SoC Design Suite.

Microsemis neuer RV32IM RISC-V-Core wurde in Zusammenarbeit mit SiFive entwickelt und ermöglicht Kunden die Entwicklung mit einer Open Instruction Set Architektur (ISA). Damit ist die Portabilität einfach und es steht eine sichere Prozessorarchitektur mit BSD-Lizenz zur Verfügung. »Unsere IGLOO2-, SmartFusion2- und RTG4-Bausteine sind die idealen FPGAs, um den RISC-V-Core zu implementieren, da wir bis zu 50 Prozent weniger Energieverbrauch mit bewährter Security für die IP von Kunden bieten,« erklärt Venki Narayanan, Senior Director of Software and Systems Engineering für Microsemis SoC Products Group.

Aus der Sicht von Microsemi ist der neue RV32IM RISC-V-Core besonders wichtig für Applikationen in denen Safety und Security eine Rolle spielen, da der RTL-Quellcode zur Prüfung verfügbar ist. So können Kunden beispielsweise die Security des Prozessors selbst verifizieren. In Safety-kritischen Applikationen, können Kunden mehrere RISC-V-Cores betreiben, um sicherzustellen, dass beim Ausfall eines Cores der redundante Core übernimmt.