IEDM 2013 Integration von III-V und Si ist einen Schritt weiter

Bild eines mithilfe von MBE auf einem 200-mm-Si-Wafer aufgewachsenen GaN-HEMT. Rechtsoben eingefügt ist ein Gold-freier ohmscher Kontakt auf einem 200-mm-Wafer in einer Si-Foundry.
Bild eines mithilfe von MBE auf einem 200-mm-Si-Wafer aufgewachsenen GaN-HEMT. Rechtsoben eingefügt ist ein Gold-freier ohmscher Kontakt auf einem 200-mm-Wafer in einer Si-Foundry.

Bereits seit vielen Jahren wird daran gearbeitet, III-V-Verbindungshalbleiter und Silizium zu integrieren. Raytheon hat im Rahmen diverser DARPA-/DAHI-Forschungsprogramme (Cosmos, E-PHI, DAHI Foundry) jetzt erstmals III-V-Verbundhalbleiter auf 200-mm-Silizium mithilfe eines Fertigungsprozesses integriert, der vergleichbar mit einem SiGe-BiCMOS-Prozess ist.

Der Wunsch III-V-Verbundhalbleiter mit Silizium zu kombinieren, ist nicht neu und Thomas E Kazior, Principal Engineering Fellow und Technical Director bei Raytheon, erklärt in einfachen Worten warum: »Wenn sich etwas in Silizium realisieren lässt, wird es auch passieren, weil es kostengünstig möglich ist. Aber III-V-Materialien haben ebenfalls Vorteile wie eine hohe Durchbruchspannung, ausgezeichnete Hochfrequenzeigenschaften, hohe Schaltgeschwindigkeiten und ein gutes Rauschverhalten. Also stellt sich die Frage, wie bekomme ich das Beste aus beiden Welten?«

Es gibt verschiedene Ansätze zur heterogenen Integration. In diesem Zusammenhang verweist Kazior auf traditionelle Ansätze wie Multi-Chip-Assemblies, bei denen III-V-Komponenten und Si CMOS auf Trägersubstrate oder Multilayer-Boards gesetzt werden. Aber auch neuere Ansätze wie die RCP-Technik von Freescale oder den iUHD-Prozess von Draper zählt er dazu. RCP ist ein FO-WLP (Fan-out Wafer Level Packaging), bei dem das Gehäuse selbst funktional wird und Wire-Bonds, Substrat und Flip-Chip-Bumps wegfallen können. Mit dem i-UHD-Packaging-Prozess (integrated Ultra-High-Density) können gestapelte 3D-Systeme mithilfe der TSV-Technik (Through Silicon Vias) realisiert werden.

Raytheon verfolgt einen anderen Weg. Das Unternehmen hat einen Fertigungsprozess entwickelt, der laut Kazior vergleichbar mit einem SiGe BiCMOS-Prozess ist. Dabei werden die III-V-Komponenten in den CMOS-Prozess-Flow zwischen die FEOL- (Front-end-of-line) und BEOL-Prozesse (Back-end-of-line) integriert. Mithilfe dieses Ansatzes konnte Raytheon laut Kazior bereits mehr als 1700 InP-HBTs (Hetero-Bipolartransistoren) und bis zu 100.000 NMOS- und PMOS-Transistoren integrieren. Kazior: »Auf Basis dieser Kombination konnten wir bereits einen monolithisch integrierten hochleistungsfähigen Differenzverstärker und einen D/A-Wandler mit hohem Dynamikbereich mit integrierter Kalibrierungsschaltungen realisieren«, so Kazior weiter. Der D/A-Wandler stelle einen Building-Block dar, der in für andere Schaltungen einschließlich A/D-Wandler, DDSs (Direct Digital Synthesizers), AWGs (Arbitrary Waveform Generators) und DREXs (Digital Receiver/Exciters) genutzt werden kann.

Darüber hinaus hat Raytheon auf Basis des beschriebenen Ansatzes auch GaN (GaN-HEMTs – High Electron Mobility Transistor) mit Silizium auf einem SOI-Wafer verheiratet und ein GaN-Si-CMOS-RF-IC implementiert. Kazior: »Entscheidend für den Erfolg ist die Molekularstrahlepitaxie, kurz MBE. Denn damit kann das GaN im Vergleich zu einem MOCVD-Prozess bei niedrigeren Temperaturen aufgewachsen werden, wodurch di eCMOS-Transistoren nicht negativ beeinflusst werden.« So liegt die Temperatur beim MBE-Prozess unter 750 °C, beim MOCVD-Prozess wiederum über 1000 °C.

Dass also III-V-Komponenten und Si CMOS kombinierbar sind, hat das Unternehmen bereits bewiesen, die Frage ist nur, ob dieser Prozess sich auch für eine Serienfertigung eignet? Kazior: »Die Skalierung des Integrationsprozesses auf Wafer mit 200-mm-Durchmesser und die Implementierung des gesamten Fertigungsprozesses in einen Si-Foundry waren eines der Ziele des DARPA-DAHI-Foundry-Programms.« Um diesen Schritt zu ermöglichen, musste erstens ein Vorgehen entwickelt werden, mit dem qualitativ hochwertig III-V-Material in Fenstern auf einem 200-mm-Si-Wafer-Substrat aufgewachsen werden kann. Zweitens waren III-V-Transistorfertigungs- und Interconnect-Prozesse notwendig, die kompatibel mit einer Si-Fab sind und ohne Gold auskommen. Auch das ist dem Unternehmen gelungen, weshalb Kazior abschließend erklärt: »Wir konnten beachtliche Fortschritte realisieren und wiederholt InP-HBT epitaktisch mithilfe von MBE in Fenstern auf Si-Template-Wafern mit 180-nm-Transistoren aufwachsen lassen. Das Gleiche gilt auch für GaN-HEMTs auf 200-mm-Wafer mit einer 111-Ausrichtung. Diese Form der heterogenen Integration ermöglicht eine vollkommen neue Klasse von leistungsfähigen, ‚digital unterstützen‘ Mixed-Signal- und HF-ICs.«