IEDM 2016 Highlights

7-nm-FinFETs und vieles mehr: Über 1600 Teilnehmer zog es auf die IEDM 2016 nach San Francisco.

In vielen parallelen Sessions wurden wichtige Neuheiten aus der Welt der Nanoelektronik gezeigt. Zu den spannendsten Neuerungen zählen die 7-nm-FinFET-Technologien, die TSMC und die IBM/Globalfoundries/Samsung-Allianz auf der Konferenz vorstellten.

Beide Vorträge über die 7-nm-Technologie – wobei auch in diesen Fällen vollkommen unklar ist, worauf sich die 7 nm beziehen – dokumentierten wieder mal, dass die CMOS-Skalierung immer noch nicht am Ende ist. TSMC war mit Details zwar etwas zurückhaltend, was aber darauf schließen lässt, dass die Foundry mit ihrer Entwicklung schon ziemlich weit fortgeschritten ist. Es wird sogar erwartet, dass bereits 2018 die Produktion aufgenommen wird. TSMC hat seine 7-nm-Plattform für mobile SoCs ausgelegt und kommt auf eine Dichte, die im Vergleich zur kommerziellen 16-nm-FinFET-Technik von TSMC um einen Faktor von über 3,3 höher ausfällt. Mit der Prozesstechnik kann entweder die Geschwindigkeit um 35 bis 40% erhöht oder die Leistungsaufnahme um über 65% reduziert werden – auch diese Werte beziehen sich auf einen Vergleich mit der 16-nm-Technik.

Die Entwickler von TSMC haben als Demonstrator einen vollfunktionsfähigen Test-Chip in Form eines 256 MBit großen SRAMs gefertigt, dessen SRAM-Zelle mit einer Fläche von lediglich 0,027 µm² die derzeit kleinste SRAM-Zelle überhaupt ist und die mit nur 0,5 V noch volle Lese/Schreib-Funktionalität aufweist. Bei der neuen Plattform setzt TSMC bereits auf die vierte Generation von FinFET-Transistoren, die dahingehend optimiert wurden, dass der Vt-Mismatch (Schwellenspannung) um 25 bis 35% reduziert wurde und Multi-Vt-Transistoren (TSMC gibt hier ungefähr 200 mV als Bereich an) möglich sind. Die Transistoren wurden mit einer neuen Strain-Technik vorgespannt, wodurch die Mobilität um 30 bis 40% bei gleichzeitiger Senkung des parasitären Widerstands erhöht wurde.

TSMC nutzt zur Fertigung der 7-nm-Transistoren mit optimierter Finnenbreite die 193-nm-Immersion-Lithographie mit Mehrfachbelichtung. Außerdem kommt ein neues Kontaktierungsverfahren mit Kupfer/Low-k-Interconnect-Ansatz zum Einsatz, mit dem unterschiedliche Metall-Pitches und Stacks realisiert werden können. Die Werte, die die Samsung/Globalfoundries/IBM-Allianz für ihre 7-nm-Technik angibt, beruhen derzeit noch auf Simulationen. Sie haben ergeben, dass sich die 7-nm-Technik der Allianz durch den kleinsten CPP-Wert (Contacted Poly Pitch) von 44/48 nm und einen Metallisierungs-Pitch von 36 nm auszeichnet

EUV jetzt im Einsatz

Ein absolutes Novum besteht darin, dass die Allianz erstmals auf das EUV-Belichtungsverfahren setzt, um MOL- (Middle of Line) und BEOL-Schichten (Back End of Line) zu fertigen. Dadurch kann die Allianz den Prozess im Vergleich zu einer optischen Lithographie deutlich vereinfachen. Die Allianz nutzt zweifach vorgespannte Kanäle auf einer dicken Entspannungsschicht (SRB: Strain Relaxed Buffer), wodurch gedehnte Si-NMOS- und zusammengedrückte SiGe-PMOS-Transistoren möglich sind. Damit kann der Treiberstrom im Vergleich zu einem herkömmlichen planaren HKMG-Prozess um 11 bzw. 20% erhöht werden.

Die Idee mit SRB ist nicht neu, doch bislang galt die Defektdichte als zu hoch – ein Problem, das die Allianz glaubt, lösen zu können. Daneben gab es weitere interessante Neuerungen. Ein Beispiel ist die Integration von Air-Spacern in einem 10-nm-FinFET-Prozess. Luft gilt zwar als perfekter Isolator, aber bislang galt es als äußerst schwierig, Air-Spacer mit kleinsten Strukturen zu fertigen. IBM/Globalfoundries haben diese Technik jetzt erstmals mit einem 10-nm-FinFET-Prozess genutzt und damit die parasitären Kapazitäten auf Transistorebene um 15 bis 25% (Cov) und auf Ebene eines Ringoszillators (Ceff) um 10 bis 15% reduziert.

Air-Spacer-Struktur

Die Forscher sind der Überzeugung, dass eine partielle Air-Spacer-Struktur die Vorteile der Luft-Spacer ermöglicht, ohne andererseits die Fertigungsausbeute und Zuverlässigkeit zu verringern. Die partielle Air-Spacer-Struktur zeichnet sich durch zwei Besonderheiten aus: Erstens werden die Air-Spacer nur oberhalb der Finnenspitze realisiert werden, um den Einfluss der Air-Spacer auf die Zuverlässigkeit des Gates zu minimieren und eine Erosion der Finne zu verhindern. Zweitens wird eine dünne Dielektrikum-Schicht auf die Seitenwände aufgebracht, um die Gate-Stacks zu schützen.