IEDM 2014 Ge-CMOS-Schaltungen

Schematischer Aufbau der Ge-CMOS-Logik
Schematischer Aufbau der Ge-CMOS-Logik

Bislang konnten mit Germanium PMOS-Transistoren realisiert werden. Jetzt ist es Wissenschaftlern der Purdue University gelungen, komplette Ge-CMOS-Schaltungen zu realisieren.

»Da die Skalierung von Si-CMOS langsam ihre physikalischen Grenzen erreicht, gibt es viele Untersuchungen bezüglich neuer Kanalmaterialien wie Germanium und III-V-Materialien. Bislang waren die meisten Arbeiten aber auf einzelne MOSFETs beschränkt, wir haben erstmals Ge-CMOS-Schaltungen realisiert« erklärt Heng Wu, Doktorand an der Purdue University.

So ist es dem Team gelungen, mehrere Ge-CMOS-Schaltungen mit Kanallängen von 500 bis 20 nm, einer Kanaldicke von 25 und 15 nm und einem EOT (Equivalent-Oxide-Thickness) von 4,5 und 3 nm auf einem GeOI-Substrat zu fertigen. Laut Weng zeichnen sich die CMOS-Inverter durch eine Spannungsverstärkung von bis zu 36 V/V aus, »der beste Wert unter allen nicht-Si-CMOS-Versuchen, die mit Hilfe eines Top-Down-Fertigungsansatzes erzielt wurden«, betont Weng.

Für die Fertigung der Ge-CMOS-Schaltungen hat das Forscherteam einen neuen, so genannten »recessed channel S/D«-Prozess mit einem ICP-Trockenätzverfahren (ICP: Inductive Coupled Plasma) entwickelt, mit dem sowohl Source und Drain als auch der Kanal selbst versenkt werden. Die Forscher machten sich aber auch die Tatsache zunutze, dass das Verteilungsprofil der Dotierstoffe nahezu einer Gausschen-Verteilung entlang der Z-Achse (also in die Tiefe) folgt, sprich zunächst steigt die Ionenzentration an und fällt danach wieder stark ab. Die Kombination aus daraus (Recess-Prozess und Verlauf des Dotierungsprofils) ermöglicht die Realisierung hochgradig dotierter Source und Drain-Regionen sowie einem leicht dotierten Kanal. Das höhere Dotierniveau in der S/D-Region reduziert die Schottky-Barriere am Übergang von Metall in den Halbleiter und verringert somit den Widerstand. Das niedrigere Dotierniveau im Kanal wiederum vergrößert den Verarmungsbereich und verbessert somit die Gate-Steuerung. »Dank des vollständig verarmten Ultra-Thin-Body-Kanals, den niederohmigen S/D-Kontakten, einer gut ausgelegten Schwellspannung und der ausgeglichenen Elektronen- und Löchermobilität von Germanium konnten nFETs und pFETS mit einer nahezu symmetrischen Performance und gutem Spannungstransfer im CMOS-Inverter mit einem großen Versorgungsspannungsbereich von 1,6 bis 0,2 V realisiert werden«, so Weng.

Für die Experimente hat das Entwickler-Team einen GeOI-Wafer mit einer 180 nm dicken, leicht n-dotierten Ge-Schicht und einer 400-nm-dicken SiO2-Schicht auf Silizium. Neben dem Inverter wurden auch NAND- und ein NOR-Gatter gefertigt und untersucht. Weng abschließend: »Unsere Studien beweisen, dass Germanium ein vielversprechender Kandidat ist, um Silizium in zukünftigen Low-Power- und High-Speed-CMOS-Logikanwendungen zu ersetzen.«