ISSCC 2016 Einige der wichtigsten Highlights

ISSCC 2016

Auf der diesjährigen ISSCC in San Francisco konnten knapp 3000 Teilnehmer aus der ganzen Welt in 28 Sessions insgesamt 202 Vorträgen lauschen.

Wie immer gab es auch in diesem Jahr diverse »First ever«, wie einige der nachfolgenden Beispiele zeigen.

2015 wurde auf der ISSCC eine 320-GHz-PLL gezeigt, die ein Phasenrauschen von –79 dBc/Hz bei 1 MHz Offset erreicht hat. In manchen Anwendungen wie beispielsweise der Astrophysik sind aber Frequenzen im 0,5- bis 0,6-THz-Bereich notwendig. Die Universität von Kalifornien, das Jet Propulsion Lab (Pasadena) und TSMC hat in diesem Jahr erstmals einen integrierten 0,56-THz-Frequenz-Synthesizer mit einem Fangbereich von 21 GHz auf Basis eines 65-nm-CMOS-Prozesses präsentiert, bei der das Phasenrauschen –74 dBc/Hz bei 1 MHz Offset beträgt.

Verglichen mit III/V-MMIC-Synthesizern bietet die CMOS-Technik die Möglichkeit zu einer höheren Integration und eine deutliche Reduzierung in Gewicht, Volumen und Leistungsaufnahme. Die Bandbreite zwischen Chips und Subsystemen kann nie hoch genug sein. Fujitsu Laboratories zeigte einen 28-nm-Transceiver (zwei Leitungen), der über jeden Kanal eine NRZ-Signalübertragung (NRZ: Non-Return-To-Zero) mit einer Datenrate von 56 GBit/s ermöglicht und sich gleichzeitig durch eine Leistungsaufnahme von nur 247 mW/Kanal bei einer Versorgung von 0,96 V auszeichnet.

Xilinx präsentierte einen NRZ-Transmitter, der auf einer 16-nm-FinFET-Technologie basiert. Er erreicht 800 mVppd mit einem Random-Jitter von 150 fs, während die Leistungsaufnahme bei 64 GBit/s bei 225 mW liegt. MediaTek hat die industrieweit erste 10-Core-CPU, die auf drei Cluster verteilt sind, auf Basis eines 20-nm-CMOS-Prozesses (HKMG) vorgestellt. Das erste Cluster (zwei Cortex-A72-Cores) läuft mit 2,5 GHz, das zweite (vier Cortex-A53-Cores) mit 2,0 GHz und das dritte (vier Cortex-A53-Cores) mit 1,4 GHz.

Im Vergleich zu einem 2-Cluster-Ansatz erhöht sich durch das dritte Cluster die Gesamtrechenleistung um 40%, während die Energieeffizienz ebenfalls um 40% steigt. Renesas zeigte ein 16-nm-FinFET-SoC für Fahrzeuginformationssysteme, auf dem 17 Video-Prozessoren (sechs verschiedene Typen) für Automobilanwendungen integriert sind. Damit können zwölf Full-HD-Videostreams verarbeitet werden. Die Full-HD H.264 12-Kanal-Dekodierung benötigt nur 197 mW, die Latenzzeit ist mit 70 ms angegeben. Die Energieeffizienz liegt zwischen 0,16 und 0,29 nJ/Pixel, also deutlich besser als in früheren Entwicklungen.

MediaTek zeigte außerdem einen Class-D-Verstärker mit PWM-Common-Mode-Control, mit einem PSRR-Wert (Power Supply Ripple Rejection: Unterdrückung von Versorgungsspannungsstörungen) von 118 dB und einem THD+N-Wert (Gesamtklirrfaktor plus Rauschen) von 0,00067% (–103,5 dB). Die Universität von Tokio stellte einen Schwingquarz vor, der sich durch die höchste Energieeffizienz auszeichnet. Der SAXO mit vier aufeinandergestapelten Verstärkern (SAXO: Stacked-Amplifier Crystal Oscillator) in 65 nm-CMOS-Technik benötigt eine Versorgung von lediglich 5,8 µA und weist gleichzeitig den höchsten FOM-Wert (Figure of Merit) von 278 dB auf.

Samsung präsentierte die dritte Generation seiner 3D-NAND-Flash-Speicher (3 Bit pro Zelle) mit 48 gestapelten Wortleitungsschichten auf Basis einer konventionellen 2-Plane-Architektur. Der Programmierdurchsatz wird mit 53,2 MByte/s und die I/O-Bandbreite mit 1 Bit/s angegeben. Auf der SRAM-Seite hat das Unternehmen ein 128-MBit-SRAM auf Basis eines 10-nm-FinFET-Prozesses entwickelt, das mit 0,04 µm2 die kleineste Bit-Zelle repräsentiert.

Intel zeigte eine Embedded-SRAM-Technologie auf Basis eines 14-nm-FinFET-Prozesses und 8 Transistoren pro Zelle, die eine Speicherdichte von 5,6 MBit/mm2 erlaubt. Möglich sei ein Betrieb mit einer minimalen Spannung von 560 mV. Micron stellte einen 3D-NAND-Flash-Speicher (3 Bit pro Zelle) mit 3D-Floating-Gate-Technik vor, der mit 768 GBit die höchste Speicherkapazität erreicht und pro mm2 auf 4,29 GBit kommt. Das französische Forschungszentrum CEA-Leti präsentierte das erste homogene 3D-NoC (Network-on-Chip) auf Basis mit 65-nm-Strukturen für MIMO-Anwendungen in der Telekommunikation.

Das NoC nutzt robuste, asynchrone 3D-Verbindungen mit integriertem ESD-Schutz und einer fehlertoleranten Architektur. Im Vergleich zu früheren 3D-Schaltungen konnte das Forschungszentrum einerseits den 3D-I/O-Energieverbrauch auf 0,32 pJ/Bit senken, andererseits aber mit 326 MBit/s die höchste Datenrate erreichen. Die KU Leuven zeigte einen vollständig integrierten »Switched Capacitor DC/DC-Wandler« auf Basis eines 40-nm-CMOS-Prozesses, der dank der Verringerung parasitärer Kondensatoreffekte einen Wirkungsgrad von 94,6% erreicht.

Die University of Texas in Dallas hat einen DC/DC-Regler mit einer Dreischichtenarchitektur realisiert, der Eingangsspannungen von 12 bis 100 V mit Schaltfrequenzen von 2 MHz verarbeiten kann und einen Wirkungsgrad von 90% erreicht. Das belgische Forschungszentrum IMEC bzw. das dazugehörige IMEC-Holst Centre kam mit einem Biosensorsystem auf die Messe, das in der Lage ist, simultan ECG- (Elektrokardiogramm), Bio-Z- (Bio-Impedanz), GSR- (Galvanic Skin Response: elektrischer Hautwiderstand) und PPG-Messungen (PPG: Photoplethysmographie) durchzuführen.