IEDM 2014 Die Roadmap bis 10 nm steht

Die CMOS-Roadmap
Die CMOS-Roadmap

Das Forschungszentrum CEA Leti hat auf der IEDM 2014 seine Roadmap für FDSOI bis 10 nm präsentiert. Was danach kommen wird, weiß bislang noch keiner.

Laut Maud Vinet, Advanced CMOS Intgegration Laboratory Manager bei LETI, sieht die Roadmap derzeit vier Prozesse vor: 28FD, 14FD, 14FD+ und 10FD. Beim 28FD-Prozess setzt CEA Leti auf Silizium als Kanalmaterial (N- und PFET), First-Gate-Prozess und RSD-Strukturen (Raised Source and Drain). Vinet: »Das Schöne an der FDSOI-Technik besteht darin, dass es diverse Möglichkeit gibt, um die Geschwindigkeit zu steigern, dazu zählen Stresstechniken, In-Situ-Dotierung, Si oder SiGe im Kanal und RSD-Strukturen.« Beim FD14 nutzt das Forschungszentrum denn auch einige dieser Ansätze. So sind die PFETs bereits gestreckt und In-Situ-RSD-Strukturen (1. Generation) realisiert. Im nächsten Schritt wird der 14-nm-Prozess noch weiter verbessert, was dem 14FD+-Prozess entspricht. So sind in diesem Prozess zum Beispiel beide Transistoren gestreckt (Strained CMOS) und die Realisierung der In-Situ-dotierten RSD-Strukturen (2. Generation) verbessert. Beim 10-nm-Prozess handelt es sich um einen verbesserten Strained-CMOS-Prozess (2. Generation) und für die RSD-Strukturen kommt die 3. Generation der In-Situ-Dotierung zum Einsatz. Außerdem setzt CEA Leti bei diesen Strukturgrößen auf einen Gate-Last-Ansatz mit SAC-Technologie (Self Aligned Contacts).

»Was danach kommt, ist vollkommen unklar. Das gilt sowohl für FinFETs als auch für FDSOI, denn bei 7 nm wird in beiden Fällen die Kanaldicke zum kritischen Faktor«, erklärt Vinet weiter. Deshalb arbeitet das Forschungsinstitut an Alternativen. Falls alle Stricke reißen und eine weitere Skalierung auf 7 nm nicht möglich ist, steht als eine Alternative die CoolCube-Technik bereit. Vinet: »Diese Technologie ermöglicht eine Verbindung von gestapelten, aktiven Schichten mit Nanometerstrukturen. Dieses 3D-Konzept ermöglicht im Vergleich zu einem 2D-Ansatz mit denselben Strukturgrößen eine Reduzierung der Fläche von 50 Prozent und eine um 30 Prozent erhöhte Geschwindigkeit – das heißt diese Verbesserungen sind durchaus mit den Werten vergleichbar, die der nächste Skalierungsschritt mit sich bringen würde.« Und abschließend: »Wenn es also aus wirtschaftlichen Gesichtspunkten nicht vertretbar ist, die Prozessstrukturen weiter zu verringern, dann ist die CoolCube-Technologie eine hervorragende Alternative, so dass auch in Zukunft deutliche Verbesserungen bei der Halbleiter-Performance realisierbar sind.«