ISSCC 2014 Details zu Haswell und Ivytown

Intel hat neue Details über die vierte Core-i-Generation (Codenamen: Haswell) und über die Ivytown-Prozessoren bekanntgegeben.

Laut Nasser Kurd, Senior Prinicipal Engineer bei Intel, basieren die Haswell-CPUs auf dem 22-nm-Tri-Gate-Prozess, der allerdings für Haswell optimiert ist und 11 Metalllagen (zwei mehr als bei Ivy-Bridge) sowie die Platzierung von MIM-Kondensatoren zulässt. Der Prozess ist außerdem auf unterschiedliche Leakage/Speed-Werte für die verschiedenen Marktsegmente, die mit Haswell adressiert werden, getunt. Mit den Haswell-Prozessoren in verschiedenen Ausbaustufen will Intel vom lüfterlosen Ultrabook bis zum hochleistungsfähigen Desktop-PC alles abdecken können.

Die Haswell-CPUs sind mit verschiedenen Building-Blöcken ausgestattet, wie PCHs (Platform Controller Hubs mit typischen I/O-Funktionen), Speicher, CPU, Graphik- und Media-Processing-Engines. Darüber hinaus hat Intel in den Haswell-CPUs aber auch einige Neuerungen vorgenommen. Kurd verweist in diesem Zusammenhang auf die FIVRs (Fully Integrated Voltage Regulators), eDRAM-Cache, neue Energiesparmodi, optimierte IO-Schnittstellen und den AVX2-Befehlssatz. Kurd kommentiert: »Die Haswell-CPUs können im Vergleich zur Vorgängerversion doppelt so viele Gleitkomma- und Integer-Operationen durchführen.«

Intel hat auf der ISSCC die FIVRs genauer erklärt. Waren bei der Ivy Bridge noch fünf Spannungsregler für den Prozessor plus einen für den Speicher notwendig, sind jetzt nur noch einer für den Prozessor, und einer für den Speicher notwendig. Die FIVRs sind synchrone Abwärtswandler mit 140 MHz, wodurch relativ kleine LC-Filter möglich sind. Somit konnte Intel die Spulen mithilfe von Durchkontaktierungen (PTHs) und Leiterbahnen in das Die-Substrat verlegen. Die zum Großteil verwendeten MIM-Kondensatoren wiederum sitzen direkt auf dem Die. Die FIVRs bringen mehrere Vorteile mit sich. Zum einen wird damit deutlich Fläche eingespart. Zum anderen werden aber auch die Rausch- und Ripple-Werte deutlich niedriger, so dass weniger Aufwand für die Entkoppelung notwendig ist. Darüber hinaus kann mit den FIVRs deutlich schneller in und aus den Energiesparmodi geschaltet werden, so dass Kurd einen 50-prozentigen Gewinn auf Seite der Batterielaufzeit für möglich hält. Außerdem erlauben die FIVRs einen »zusammengesetzten Wirkungsgrad von rund 90 Prozent über den gesamten Lastbereich«, so Kurd weiter. Und abschließend: »Die FiVRs erlauben größere CPU- und Graphikarchitekturen in kleineren Plattformen.«

Daneben hat Intel auch noch Details zur zweiten wichtigen Änderung in den Haswell-CPUs bekanntgegeben: das 128 MBit große eDRAM (in Package), das als L4-Cache verwendet wird und dank der Integration ins Gehäuse eine maximale Bandbreite von 102 GByte/s zulässt. Die CPU und das eDRAM sitzen mit einem Abstand von 1,5 mm in einem MCP (Multi Chip Package) nebeneinander und kommunizieren über das OPIO-Interface (On-Package IO). Das 128 MByte-Array ist aus acht 16-MByte-Makros zusammengesetzt, die die Ladungspumpen und Regler beinhalten. Der Vorteil an der Verbindung über OPIO ist, dass die Datenübertragung zwischen eDRAM und CPU nur 1,22 pJ/Bit benötigt. Die OPIO-Technologie wird darüber hinaus auch für die Verbindung zwischen CPU und PCH benutzt, wodurch hier eine Bandbreite von 4 GByte/s bei lediglich 1 pJ/Bit möglich ist.

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