Cadence Design Systems DDR4-PHY-IP für 16-nm-FinFET-Prozess von TSMC

Ab sofort ist von Cadence Design Systems das industrieweit erste DDR4-PHY-IP für TSMCs 16 nm FinFET Prozess verfügbar.

Das Cadence-IP unterstützt UDIMM (unbuffered dual in-line memory module)/RDIMM (registered dual in-line memory module) mit RAS-Funktionen (Reliability, Availability, and Serviceability) wie CRC (Cyclic Redundancy Check) und DBI (Data Bus Inversion). Cadence hat in das neue PHY-IP Features wie eine 4X-Taktung zur Minimierung von Tastverhältnis-Verzerrungen, eine Mehrband-Leistungsisolation für eine höhere Störfestigkeit und I/O mit Slew-Rate-Steuerung implementirt. Die Cadence DDR4 PHY IP wurde zusammen mit dem Cadence DDR4 Controller bereits in Silizium auf Basis des 16-nm-FinFET-Prozesses von TSMC verifiziert.