ams setzt auf Through-Silicon-Vias für Stacked Dies Mit eigener Fertigung in die dritte Dimension

Thomas Riener, ams

»3D-Prozesse sind 
eine Schlüsseltechnologie 
für die Zukunft, gerade für ein 
Unternehmen, das sich auf die Fertigung von analogen ICs und Sensoren spezialisiert hat«
Thomas Riener, ams: »3D-Prozesse sind eine Schlüsseltechnologie für die Zukunft, gerade für ein Unternehmen, das sich auf die Fertigung von analogen ICs und Sensoren spezialisiert hat.«

Die Nachfrage nach der 3D-Technik von ams steigt schnell, deshalb investiert ams jetzt 25 Mio. Euro in den Bau einer 3D-Fertigungslinie. Thomas Riener, Senior Vice President und General Manager der Business Unit Full Service Foundry bei ams, erklärt im Interview mit Markt&Technik, warum sich der Aufwand lohnt.

Markt&Technik: Rund 25 Mio. Euro steckt ams in den Aufbau einer eigenen Linie zur Fertigung von 3D-Chips. Bisher hat ams die TSV-Prozesse bei Partnern durchführen lassen. Warum hat sich ams jetzt zu dieser nicht unerheblichen Investition eine eigene 3D-Linie entschlossen? 

Thomas Riener: Wir haben unseren patentierten TSV-Prozess vor knapp zwei Jahren entwickelt und sind damit auf eine sehr starke Nachfrage gestoßen. Außerdem betrachten wir die 3D-Prozesse als eine Schlüsseltechnologie für die Zukunft, gerade für ein Unternehmen wie ams, das sich auf die Fertigung von analogen ICs und Sensoren spezialisiert hat. Und schließlich sind die 3D-Prozesse sehr eng mit den klassischen Front-End-Prozessen verbunden, die wir in unserer 8-Zoll-Fab durchführen. Es ist also sehr sinnvoll, die 3D-Linie direkt in den Reinräumen unserer Fab in Unterpremstätten einzurichten und dort in höheren Stückzahlen zu fertigen – auch hinsichtlich der Weiterentwicklung der Prozesse. So können wir die 3D-Prozesse in eigener Regie im eigenen Haus durchführen, um sie sowohl für die Fertigung der eigenen Produkte zu nutzen als auch für die Produkte unserer ASIC- und Foundry-Kunden. 

Eine Schlüsselstellung kommt dabei der TSV-Technik zu. Auf welchen Wegen kommt man mit ihr in die dritte Dimension?

Die Grundidee besteht darin, Vias vertikal durch das Substrat zu ätzen, die die elektrische Verbindung zwischen den Dies herstellen. So lassen sich beispielsweise zwei in unterschiedlichen Prozesstechniken hergestellte Dies platzsparend übereinander packen und elektrisch verbinden, ohne dass dazu Bonddrähte erforderlich sind. Die Vias können während des Front-End-Prozesses von der oberen Seite aus geätzt werden. Ein zweiter Weg besteht darin, die Vias von der Rückseite des Wafers aus nach Abschluss des Front-End-Prozesses durch das Substrat bis zur ersten Metallisierungsebene zu ätzen. Das hat den Vorteil, dass am Layout nichts geändert werden muss: Die Rückseite wird dann einfach mit Bumps versehen, die den Anschluss zur Außenwelt übernehmen. 

Der Vorteil ist vor allem die höhere Packungsdichte, die sich über TSV erzielen lässt?  

Das ist ein wesentlicher Vorteil, vor allem wenn es um den Einsatz in tragbaren Geräten geht, wo es auf einen möglichst geringen Platzverbrauch ankommt. Ein weiterer Vorteil sind die gegenüber Wirebonding kürzeren Leitungen und die kleineren parasitären Induktivitäten und Kapazitäten, die trotz hoher Packungsdichten zu einem besseren Übertragungsverhalten bei höheren Frequenzen führen. Gegenüber dem früheren Ansatz, die Chips nebeneinander über Wirebonding zu verbinden, führt das nicht nur zu einem geringeren Platzbedarf, sondern die Performance der Kombination verbessert sich insgesamt. Ein Beispiel dafür ist ein IC für den Einsatz in CTs, der aus einem Photodioden-Array besteht, das mit relativ großen Strukturen gefertigt wird, und ein digitales Auswerte-IC, das mit kleinen Strukturen gefertigt wird. Es ist ja häufig so, dass analoge ICs und Sensoren ihre beste Leistungsfähigkeit mit relativ großen Strukturen erreichen und Shrinken wenig bringt. Bei digitalen ICs ist das gerade umgekehrt: Ihre Leistungsfähigkeit profitiert von möglichst kleinen Strukturgrößen. Über TSV können wir das jeweils Beste aus den unterschiedlichen Welten verbinden. Das erhöht die Leistungsfähigkeit und verringert die Kosten. 

ams hat eine eigene TSV-Technik entwickelt. Was ist das Besondere daran?

Wir haben eine TSV-Technik entwickelt, die wir speziell für den Einsatz in analogen ICs und Sensor-Chips ausgelegt haben und die auch unter sehr harten Umweltbedingungen eine hohe Zuverlässigkeit erreicht. So verwenden wir nur Materialien, die wir bisher auch schon in unseren CMOS-Prozessen einsetzen. Kupfer beispielsweise verwenden wir nicht. Ein Vorteil: Weil die Wärmeausdehnungskoeffizienten unserer Materialien nahe beim Silizium liegen, arbeiten die Chips auch bei größeren Temperaturschwankungen sehr zuverlässig. Kupfer und Silizium unterscheiden sich dagegen stark in ihrer Wärmeausdehnung, deshalb verwenden wir Kupfer nicht als Leitermaterial in den Vias. 

Wenn die Strukturierung der Vias auf Wafer-Ebene abgeschlossen ist, werden dann direkt Wafer mit Wafern verbunden?

Der Wafer-to-Wafer-Prozess ist eine Option, die in Frage kommt, wenn die zu verbindenden Dies gleich groß sind. Sind die Dies jedoch unterschiedlich groß, dann lässt sich das kleinere Die einzeln auf die größeren Dies setzen, die sich zu diesem Zeitpunkt noch im Waferverbund befindenden. Außerdem besteht die Möglichkeit, Die-to-Die-Prozess zu wählen, die Dies also jeweils einzeln zu verbinden. Und schließlich können mit TSVs versehene Einzelchips direkt auf eine Platine gesetzt werden. Gegenüber dem herkömmlichen Verfahren bietet dies den Vorteil, dass das Wire-Bonding entfallen kann. Die 3D-Prozesse eröffnen zudem die Möglichkeit, für Sensoren neue Gehäusetypen zu entwickeln. All diese Prozesse können wir auf unserer neuen 3D-Linie realisieren. 

Gibt es Beispiele für neue Gehäuseformen, in denen die Sensoren sitzen? 

Die Gehäuse von optischen Sensoren wie etwa Farbsensoren mussten bisher über einen durchsichtigen Deckel verfügen, oder die Chips mussten mit einem durchsichtigen Epoxy-Harz vergossen sein. Wenn die Verbindungen der Chips über Vias erfolgt, die durch die Rückseite bis zur ersten Metallisierungsebene geätzt werden, dann benötigen sie keine durchsichtigen Gehäuse mehr. 

Müssen die Wafer gedünnt werden, bevor der TSV-Prozess starten kann? 

Ja, wir dünnen die Wafer zuvor auf 250 bis 200 µm. Die Standard-Wafer sind 725 µm dick, und es würde viel zu lange dauern, die Vias durch das dicke Substrat zu ätzen. 

Wie hoch ist das Öffnungsverhältnis?

Wir fertigen Vias mit Durchmessern von 80 und 100 µm, kommen also auf ein Öffnungsverhältnis von 2,5. Derzeit arbeiten wir sowohl daran, die Wafer noch weiter zu dünnen, als auch das Öffnungsverhältnis auf 10 oder mehr zu steigern.  

Was sind die großen Herausforderungen bei dieser Technik?

Eine große Herausforderung besteht darin, dass für die Produktion Handling-Wafer erforderlich sind. Denn die gedünnten Wafer sind sehr empfindlich und müssen auf den Handling-Wafern fixiert werden, um die viele Zwischenschritte im Fertigungsprozess durchlaufen zu können. Gerade die Die-to-Wafer- und die Die-to-Die-Prozesse sind sehr anspruchsvoll. 

Das Interview führte Heinz Arnold