Imagination Technologies: MIPS I6500-F Hohe Rechenleistung trifft auf funktionale Sicherheit

Blockdiagramm des I6500-F-Prozessorkerns (Bild: Imagination Technologies)

Imagination Technologies hat seinen MIPS I6500-F-Prozessorkern vorgestellt, der zwei Eigenschaften in sich vereint: höchste Rechenleistung und funktionale Sicherheit.

Künstliche Intelligenz (KI) ist in aller Munde. Speziell die Automobilindustrie verspricht sich viel von der Technik. Gerade in Hinblick auf automatisiertes Fahren und die dafür notwendige Objekterkennung bringen neuronale Netze deutliche Vorteile. Neuronale Netze erfordern aber eine hohe Parallelität. Gleichzeitig sind Fahrerassistenzsysteme, die Aufgaben des Fahrers übernehmen, sicherheitskritisch, so dass sie auch die Anforderungen an die funktionale Sicherheit (FuSi) erfüllen müssen. Beide Anforderungen deckt Imagination jetzt mit seinem I6500-F ab.

Funktionale Sicherheit
 
Die Entwicklung des I6500-F-Cores basiert auf strengen QMS- und ISO-26262-konformen Prozessen, um systematische und zufällige Fehler entdecken und darauf reagieren zu können. Der Prozessorkern erfüllt die Anforderungen, die das Safety-Level ASIL B(D) mit sich bringt, so dass damit SoCs entwickelt werden können, die in Systeme wandern, die die höchste Safety-Klasse (ASIL D) erfüllen müssen. Die Konformität mit den Standards ISO 26262 und IEC 61508 wurde von einem unabhängigen Gutachter (ResilTech) geprüft und bestätigt. Der Core ist als SEooC-Komponente entwickelt worden, so dass er in verschiedenen Systemen eingesetzt werden kann, ohne dass sie jedes Mal erneut zertifiziert werden müssen.

Imagination hat in den I6500-F unter anderem folgende Safety-Funktionen implementiert: SEC/DED-ECC (Single Error Correction/Double Error Correction) für alle Speicher, Busse mit Paritätsschutz, Time-Out-Protection für Schnittstellen, LBIST bei Reset und periodisch während des Betriebs. Imagination liefert zu seinen Cores ein komplettes Safety-Work-Product-Package dazu, einschließlich Safety-Cases wie die FMEDA-Analysen von ResilTech. Darüber hinaus bietet Imagination über sein Safety-Consultancy-Support-Package den Kunden die Möglichkeit, dass er auf das Know-how von Imagination zurückgreifen kann, wenn er das IP integriert und Sicherheitsanalysen vorbereiten muss. Ein ähnliches Paket ist übrigens auch für die IEC 61508 geplant. Das IP ist zudem OmniShield-ready, so dass auch Security-Anforderungen erfüllt werden können.

Rechenleistung
 
Der neue Prozessorkern basiert auf der superskalaren MIPS64-Architektur, eine 9-stufige Dual-Issue-Pipeline mit SMT-Funktionalität (Simultaneous Multi-Threading, mit bis zu vier Threads pro Core), optionaler Dual-Issue-FPU/SIMD-Unit, Hardware-Virtualization, L1-Cache, D-SPRAM und programmierbarer MMU.

Imagination beschreibt seinen neuen Core als heterogen, sowohl nach innen als auch nach außen. Was heißt das? Vereinfacht gesagt, können Entwickler innerhalb eines Clusters die Leistungsaufnahme optimieren, indem sie jeden Prozessor unterschiedlich konfigurieren. Sprich die Prozessoren können unterschiedlich viele Threads unterstützen, unterschiedliche Cache-Größen aufweisen, mit verschiedenen Frequenzen laufen und sogar mit verschiedenen Spannungen. Nach außen hin wird ein heterogener Ansatz unterstützt, weil dank des MIPS Coherence Manager und des AMBA ACE Interface zu populären ACE-kohärenten Fabrics wie von Arteris oder Netspeed ein Mix der Verarbeitungseinheiten möglich ist – einschließlich breitbandiger Accelerator-Ports und Power VR GPUs. Wobei mit dem I6500-F bis zu 64 heterogene Cluster aufgebaut werden können, bestehend aus Multi-Threaded-Multi-Core-CPUs, die dann, wie eben beschrieben, auch noch mit anderen Verarbeitungseinheiten kombiniert werden können.

Dadurch kann der Prozessorkern optimal an die Anwendung angepasst werden. Denn geht man davon aus, dass in Embedded-Anwendungen die Rechenlast immer Multi-Threaded ist und jeder Thread sein eigenes Anforderungsprofil hinsichtlich der gebrauchten Rechenleistung aufweist und bei KI noch hinzukommt, dass viele dieser Threads so spezialisiert sind, dass sie von dedizierten Hardware-Beschleunigern profitieren, muss der Core sowohl nach innen wie auch nach außen hin einen heterogenen Ansatz unterstützen.