Von Eric Persson
Der synchrone Abwärtswandler hat sich bei der Versorgung moderner ICs mit niederen Spannungen zur Topologie der Wahl entwickelt. Der Synchronbetrieb unter Verwendung von zwei MOSFETs vermeidet die mit einem Standard-Abwärtswandler verbundenen Verluste in der Freilaufdiode. Gleichzeitig ermöglichen die derzeitigen MOSFET-Preise ein kostengünstiges Design. Jedoch müssen Entwickler sorgfältig auf die unterschiedlichen Leistungsanforderungen der beiden MOSFETs achten. Das gilt insbesondere bei geringen CPU-Core-Spannungen, wenn der Buck-Schaltregler mit einem niedrigen Tastverhältnis arbeitet.
Der synchrone Abwärtswandler hat sich bei der Versorgung moderner ICs mit niederen Spannungen zur Topologie der Wahl entwickelt. Der Synchronbetrieb unter Verwendung von zwei MOSFETs vermeidet die mit einem Standard-Abwärtswandler verbundenen Verluste in der Freilaufdiode. Gleichzeitig ermöglichen die derzeitigen MOSFET-Preise ein kostengünstiges Design. Jedoch müssen Entwickler sorgfältig auf die unterschiedlichen Leistungsanforderungen der beiden MOSFETs achten. Das gilt insbesondere bei geringen CPU-Core-Spannungen, wenn der Buck-Schaltregler mit einem niedrigen Tastverhältnis arbeitet.
Die Analyse des Betriebsverhaltens eines synchronen Abwärtsreglers (Buck-Schaltregler) über einen vollständigen Schaltzyklus hinweg zeigt die unterschiedlichen Betriebsbedingungen auf, denen jeder MOSFET unterliegt (Bild 1). Bei eingeschaltetem Steuer-FET Q1 sperrt der Sync-FET Q2, und der Spulenstrom steigt an (Bild 2). Am Ende eines jeden Arbeitszyklusses schaltet Q1 ab, und Q2 bleibt zur Vermeidung von Brückenkurzschlüssen ebenfalls noch eine kurze Zeit im Sperrbetrieb. Das Steuer-IC des Reglers bestimmt die Länge dieser Sperrdauer, die auch als Totzeit bezeichnet wird und ungefähr 40 ns dauern kann.
Während der Totzeit fließt Spulenstrom durch die Substratdiode von Q2, und die Drain-Spannung des Sync-FETs fällt auf ungefähr –0,7 V ab. Nach Ablauf der Totzeit schaltet sich Q2 ein, wobei praktisch keine Drain-Source-Spannung vorhanden ist. Als Ergebnis dieser Soft-Einschaltbedingung bei Nullspannung unterliegt der Sync-FET keinem Einschaltverlust. Nachdem Q2 eingeschaltet ist, fällt der Spulenstrom ab, und Q1 bleibt für den Rest des Zyklusses abgeschaltet. Ehe der nächste Zyklus beginnt, schaltet Q2 für eine kurze Totzeit ab, in deren Verlauf erneut Strom durch seine Substratdiode fließt. Da beim Abschalten von Q2 keinerlei Drain-Source-Spannung vorhanden ist, entsteht kein Abschaltverlust in Q2. Nach Ablauf der Totzeit von 40 ns schaltet Q1 ein, und der Vorgang wiederholt sich.
Beim Betrieb mit zum Beispiel 12 V am Eingang und 1,2 V am Ausgang liegt das Tastverhältnis (die Zeit, in der der Steuer-FET leitet) bei ungefähr 10 %. Umgekehrt liegt die Einschaltdauer des Sync-FET bei ungefähr 90 %. Diese Betriebsbedingungen stellen äußerst unterschiedliche Anforderungen an die Eigenschaften der Bausteine. Grob gesagt sollte der Steuer-FET durch geringe Schaltverluste gekennzeichnet sein, während der Sync-FET ein niedriges RDS(on) aufweisen sollte, um die Leitungsverluste zu minimieren. Allerdings kristallisieren sich bei einer ausführlicheren Untersuchung der Wirkungsweise eines synchronen Buck-Schaltreglers noch weitere wünschenswerte Eigenschaften heraus. Gleichzeitig haben auch Design-Erwägungen einschließlich der Gehäusetechnik (Packaging) und des Layouts eine tiefgreifende Auswirkung auf die Gesamtleistung sowie den Gesamtwirkungsgrad, und es macht sich bezahlt, sie bei der Auswahl der optimalen Steuer- und Sync-FETs zu berücksichtigen.
Auswahl des Sync-FET
Die Gleichungen 1 beschreiben die Verlustkomponenten eines Sync-FET. Zur Minimierung von Leitungsverlusten trägt ein Trench-MOSFET mit dem geringsten RDS(on)-Wert bei. Die Trench-Struktur ermöglicht eine hohe Zellendichte, die zu einem niedrigeren RDS(on) führt, indem sie die JFET-Abschnürung unterbindet, wie sie in einer Nicht-Trench-Struktur auftritt. Allerdings sichert die Wahl eines Trench-MOSFET mit dem geringstmöglichen Einschaltwiderstand in der Praxis nicht notwendigerweise auch die geringsten Verluste. Beispielsweise sollte ein geeigneter Sync-FET zudem eine hohe Festigkeit gegen durch Cdu/dt induziertes Abschalten aufweisen.
Treiberverluste = Qg x UGate x f QOSS - Verlust = QOSS/2 x UIN x f Totzeitverluste = (td1 + td2) x IOUT x UF x f Leitungsverluste = RDS(on) x IOUT2 x (1 - D) |
Gleichungen 1. Beschreibung der Verlustkomponenten bei Sync-FETs. |
Immer dann, wenn der Steuer-FET einschaltet, induziert der schnelle Anstieg des Schaltknotens infolge der parasitären Kapazität Cgd eine Spannungsspitze am Gate des Sync-FET. Diese Spitze kann so groß sein, dass sie den Sync-FET vorübergehend einschaltet.
Dieses Cdu/dt-induzierte Einschalten hat zwar keine katastrophalen Auswirkungen auf den Baustein, zieht jedoch Verluste nach sich, die im Verhältnis zu einem niedrigen RDS(on)-Wert moderner Trench-MOSFETs durchaus nennenswert sind. Zum Beispiel weist ein hinsichtlich Immunität gegen Cdu/dt-Einschalten optimierter Muster-MOSFET bei 1 MHz Schaltfrequenz und einem Laststrom von 10 A einen um 18 % geringeren Leistungsverlust auf als ein vergleichbarer Baustein mit einem um 10 % niedrigeren RDS(on). Die sich daraus ergebende Wirkungsgrad-Verbesserung ist selbst bei kleinen Lasten von Bedeutung, da der Cdu/dt-Verlust keine starke Abhängigkeit vom Laststrom zeigt.
Entscheidend wichtig zur Vermeidung von Cdu/dt-Verlusten ist, dass sowohl eine niedrige Gate-zu-Drain-Ladung, Qgd, als auch ein niedriges Ladungsverhältnis gewährleistet sind. Das Ladungsverhältnis Qgd/Qgs1 ist der Parameter, der die Cdu/dt-Festigkeit eines Bausteins bemisst. Qgs1 bestimmt das Ausmaß der Ladung, die das Gate benötigt, um von Masse auf seine Einschaltschwelle zu gelangen. Qgd ist die Ladung der Kapazität Cgd, wenn die Drain-Spannung auf 15 V ansteigt. Über den Daumen gepeilt, ist ein Ladungsverhältnis unter 1,4 ein ausreichend niedriger Wert, um das Cdu/dt-Einschalten zu vermeiden.
Deshalb muss eine sorgfältige Ermittlung der Ladung Qgd des Bausteins und des Ladungsverhältnisses Qgd/Qgs1 die Auswahl der Trench-FET-Technologie begleiten, um Verluste des Sync-FET möglichst klein zu halten. Unter den Trench-FET-Fertigungstopologien führt eine Streifenanordnung zu einer geringeren Gate-Ladung als die alternative zellulare Struktur, weil sie einen Großteil des „toten Raums“ zwischen den Zellen eliminiert. Die Streifenanordnung ist darüber hinaus wegen der ihr eigenen Robustheit verbreitet. Angesichts einer geringeren Zahl scharfer Ecken gibt es weniger Gelegenheiten für hohe Konzentrationen elektrischer Felder sowie weniger Schwachstellen, die einen frühen Spannungsdurchschlag begünstigen.
Soweit es die Verhinderung des Cdu/dt-induzierten Abschaltens betrifft, führen auch die Wahl einer Gehäusetechnologie mit geringer Impedanz, wie z.B. DirectFET [1, 2], sowie der Einsatz eines Treibers mit geringer Impedanz oder das Hinzufügen eines kleinen Gate-Kondensators zu einer merklichen Verbesserung.
Auswahl des Steuer-FET
Die Gleichungen 2 beschreiben die Verluste im Steuer-FET, bei dem die Schaltverluste vorherrschend sind. In der Praxis muss ein günstiger Kompromiss zwischen Leitungsverlusten und Schaltverlusten geschlossen werden, da ein kleiner Anteil der Leitungsverluste von anderen Faktoren abhängt, zu denen auch das Tastverhältnis und die Schaltfrequenz gehören.
Darüber hinaus spielen auch die Eigenschaften des Gehäuses sowie dessen Einfluss auf das Layout des Reglers eine entscheidende Rolle bei der Auswahl des Steuer-FET. Zum Beispiel gibt es eine Auswirkung der Source-Schaltungs-Induktivität, die davon abhängt, wie der Treiber mit dem Steuer-FET verbunden ist. Nutzt der Treiber die geringe Schleifeninduktivität gemeinsam mit dem Hochstrompfad, dann wirkt eine di/dt-induzierte Spannung in Reihe mit der
Gate-Treiber-Schleife. Diese arbeitet der Treiberspannung beim Einschalten entgegen und verhindert außerdem eine schnelle Gate-Entladung während des Abschaltens. In der Praxis kann eine Source-Schaltungs-Induktivität von nur 1 nH den Schaltverlust bei 30 A und 500 kHz um mehr als 1 W erhöhen.
Treiberverluste = Qg x UGate x f QOSS - Verluste = QOSS/2 x UIN x f Schaltverluste = QSwitch/IGate x UIN x IOUT x f Leitungsverluste = RDS x IOUT2 x D |
Gleichungen 2. Beschreibung der Verlustkomponenten bei Steuer-FETs. |
Um diesem Effekt entgegenzuwirken, lässt sich beim DirectFET-Leistungs-MOSFET-Gehäuse von International Rectifier der „Gate-Return“ als Kelvin-Kontakt getrennt zur Source-Kontaktfläche (Pad) routen und trennt auf diese Weise die Leiterplatteninduktivität von der Gate-Schleife. Ein SO-8-Gehäuse beispielsweise kann eine derart niedrige Gate-Schleifen-Induktivität wegen der spezifischen Induktivität ihrer Bonddrähte nicht erreichen.
Über die geringeren parasitären Effekte des Gehäuses hinaus bietet die DirectFET-Technologie auch eine verbesserte Wärmeleitung. Durch die Chip-Orientierung kann der Drain-Kontakt direkt mit einer oben liegenden Metallelektrode verbunden werden, was die Wärmeableitung an die Umgebung in hohem Maße verstärkt und dadurch die Wärmesättigung der Leiterplatte verhindert. Außerdem lässt sich bei Bedarf ein Kühlkörper mit der Oberseite des DirectFET-Gehäuses verbinden, um die Wärme an die Umgebung noch besser abzuführen.
Zur Erleichterung der Auswahl von Sync-FET und Steuer-FET bei der Entwicklung von Synchron-Abwärts-Schaltreglern für die niedrigen Core-Spannungen moderner Prozessoren, Speicher und FPGAs bietet IR eine Anzahl von MOSFET-Paaren an, zum Beispiel den IRF6617 und den IRF6611. Beim IRF6617 handelt es sich um einen für Steuer-FET-Anwendungen optimierten „HexFET“-Typ mit einem sehr niedrigen Qg von 11 nC für geringe Schaltverluste sowie einem RDS(on) von 8,1 mΩ bei UGS = 10 V.
Der zugehörige Sync-FET ist der IRF6611, gekennzeichnet durch einen RDS(on)-Wert von 2,0 mΩ bei UGS = 10 V, mit einem Qgd von 12 nC und
einem Ladungsverhältnis von 1,22, das eine hohe Cdu/dt-Immunität gewährleistet. Beide Bausteine setzen auf DirectFET-Packaging zur Minimierung der parasitären Gehäuseeffekte und zur höchstmöglichen Wärmeabstrahlung für eine optimale Leistung bis 20 A pro Kanal. Für höhere Leistungsanforderungen sind außerdem größere MOSFET-Chipsätze erhältlich.
Optimiertes Regler-Layout
Zu beachten ist auch, dass das Layout des Reglers eine beträchtliche Auswirkung auf den Gesamt-Wirkungsgrad haben kann. Zum Beispiel erfordert eine effiziente Eingangsstromschleife nicht nur die Verwendung von Gehäusen mit geringer Impedanz, sondern profitiert auch von der Verwendung zahlreicher Verbindungen zum Anschluss der High-Side- und Low-Side-FETs an die Spannungsversorgung bzw. an Masse. Leerflächen sind zur Reduzierung von Leitungsinduktivitäten mit Kupfer gefüllt. Diese Faktoren sind wichtig, um eine saubere rechteckige Signalform am Schaltknoten (USW in Bild 1) zu erreichen sowie um ein Überschwingen der Spannung und den Effekt des Cdu/dt-Einschaltens zu verringern. Das Anbringen eines Keramik-Bypass-Kondensators in der Nähe des High-Side-FET trägt gleichfalls zu einer saubereren Signalform am Schaltknoten bei.
Bei der Ausgangsschleife ist wichtig, zusätzliche Schichten und Vias zu verwenden, um den Leiterplattenwiderstand zu senken und die Wärme besser zu verteilen. Zur Senkung von Treiberverlusten auf ein Minimum sowie zur Maximierung der Schaltgeschwindigkeit sollte der Treiber so nah wie möglich am Steuer-FET platziert sein – falls erforderlich, auf der Rückseite der Leiterplatte. Dies deshalb, weil der Pfad vom Bypass-Kondensator zum Gate durch den Treiber einen nicht vernachlässigbaren Effekt auf die Ladegeschwindigkeit hat, während die Entladegeschwindigkeit von der Schleife vom Gate zur Source abhängt, die ebenfalls durch den Treiber geführt ist.
Schließlich soll das Steuer-IC auf einer störungsarmen Massefläche angebracht werden, mit den Rückkopplungswiderständen nahe beim IC und möglichst entfernt von der Last. Außerdem sollte man die getrennten Massepunkte Signalerde und Stromversorgungserde an einem einzigen Punkt anschließen und den Entkopplungskondensator nahe beim IC platzieren.
Literatur:
[1] Schubert, H.: Doppelt kühlt besser. Elektronik 2002, H. 6, S. 22.
[2] Stelzer, G.: Hohe Stromdichten und gute Wärmeabfuhr. Elektronik 2003, H. 21, S. 18.
[3] Homepage von International Rectifier: www.irf.com.
Autor:
| Eric Persson |
