Auswahl des Sync-FET
Die Gleichungen 1 beschreiben die Verlustkomponenten eines Sync-FET. Zur Minimierung von Leitungsverlusten trägt ein Trench-MOSFET mit dem geringsten RDS(on)-Wert bei. Die Trench-Struktur ermöglicht eine hohe Zellendichte, die zu einem niedrigeren RDS(on) führt, indem sie die JFET-Abschnürung unterbindet, wie sie in einer Nicht-Trench-Struktur auftritt. Allerdings sichert die Wahl eines Trench-MOSFET mit dem geringstmöglichen Einschaltwiderstand in der Praxis nicht notwendigerweise auch die geringsten Verluste. Beispielsweise sollte ein geeigneter Sync-FET zudem eine hohe Festigkeit gegen durch Cdu/dt induziertes Abschalten aufweisen.
Treiberverluste = Qg x UGate x f QOSS - Verlust = QOSS/2 x UIN x f Totzeitverluste = (td1 + td2) x IOUT x UF x f Leitungsverluste = RDS(on) x IOUT2 x (1 - D) |
Gleichungen 1. Beschreibung der Verlustkomponenten bei Sync-FETs. |
Immer dann, wenn der Steuer-FET einschaltet, induziert der schnelle Anstieg des Schaltknotens infolge der parasitären Kapazität Cgd eine Spannungsspitze am Gate des Sync-FET. Diese Spitze kann so groß sein, dass sie den Sync-FET vorübergehend einschaltet.
Dieses Cdu/dt-induzierte Einschalten hat zwar keine katastrophalen Auswirkungen auf den Baustein, zieht jedoch Verluste nach sich, die im Verhältnis zu einem niedrigen RDS(on)-Wert moderner Trench-MOSFETs durchaus nennenswert sind. Zum Beispiel weist ein hinsichtlich Immunität gegen Cdu/dt-Einschalten optimierter Muster-MOSFET bei 1 MHz Schaltfrequenz und einem Laststrom von 10 A einen um 18 % geringeren Leistungsverlust auf als ein vergleichbarer Baustein mit einem um 10 % niedrigeren RDS(on). Die sich daraus ergebende Wirkungsgrad-Verbesserung ist selbst bei kleinen Lasten von Bedeutung, da der Cdu/dt-Verlust keine starke Abhängigkeit vom Laststrom zeigt.
Entscheidend wichtig zur Vermeidung von Cdu/dt-Verlusten ist, dass sowohl eine niedrige Gate-zu-Drain-Ladung, Qgd, als auch ein niedriges Ladungsverhältnis gewährleistet sind. Das Ladungsverhältnis Qgd/Qgs1 ist der Parameter, der die Cdu/dt-Festigkeit eines Bausteins bemisst. Qgs1 bestimmt das Ausmaß der Ladung, die das Gate benötigt, um von Masse auf seine Einschaltschwelle zu gelangen. Qgd ist die Ladung der Kapazität Cgd, wenn die Drain-Spannung auf 15 V ansteigt. Über den Daumen gepeilt, ist ein Ladungsverhältnis unter 1,4 ein ausreichend niedriger Wert, um das Cdu/dt-Einschalten zu vermeiden.
Deshalb muss eine sorgfältige Ermittlung der Ladung Qgd des Bausteins und des Ladungsverhältnisses Qgd/Qgs1 die Auswahl der Trench-FET-Technologie begleiten, um Verluste des Sync-FET möglichst klein zu halten. Unter den Trench-FET-Fertigungstopologien führt eine Streifenanordnung zu einer geringeren Gate-Ladung als die alternative zellulare Struktur, weil sie einen Großteil des „toten Raums“ zwischen den Zellen eliminiert. Die Streifenanordnung ist darüber hinaus wegen der ihr eigenen Robustheit verbreitet. Angesichts einer geringeren Zahl scharfer Ecken gibt es weniger Gelegenheiten für hohe Konzentrationen elektrischer Felder sowie weniger Schwachstellen, die einen frühen Spannungsdurchschlag begünstigen.
Soweit es die Verhinderung des Cdu/dt-induzierten Abschaltens betrifft, führen auch die Wahl einer Gehäusetechnologie mit geringer Impedanz, wie z.B. DirectFET [1, 2], sowie der Einsatz eines Treibers mit geringer Impedanz oder das Hinzufügen eines kleinen Gate-Kondensators zu einer merklichen Verbesserung.