IMEC-Fellows kommentieren das moore'sche Gesetz - Teil 2: Prof. Dr. Guido Groeseneken »Wir müssen den Chips beibringen, Schmerz zu empfinden.«

Moore´s Gesetz
Moore´s Gesetz

Im ersten Teil der Serie sagte Prof. Dr. Marc Heyns das Ende von CMOS voraus. Sein Kollege, Prof. Dr. Guido Groeseneken, sieht in der Zuverlässigkeit von Chips die kommende, größte Herausforderung. Applikationen, nicht Chips werden die künftigen Innovationstreiber sein. Die Halbleiterindustrie wird enger mit den Chip-Anwendern kooperieren müssen.

Schon während meiner Zeit als Doktorand in den 1980er Jahren gab es eine Menge wilder Spekulationen über das mooresche Gesetz: Geben wir ihm noch zehn Jahre, und die Transistoren können nicht mehr kleiner werden, hieß es damals. Doch am Ende des Tages erwies sich die Kreativität der Ingenieure stärker als der Pessimismus der Prognostiker.

Schon während meiner Zeit als Doktorand in den 1980er Jahren gab es eine Menge wilder Spekulationen über das mooresche Gesetz: Geben wir ihm noch zehn Jahre, und die Transistoren können nicht mehr kleiner werden, hieß es damals. Doch am Ende des Tages erwies sich die Kreativität der Ingenieure stärker als der Pessimismus der Prognostiker.

Trotzdem glaube ich heute, dass wir kurz vor dem Ende des mooreschen Gesetzes stehen. Immer weniger Firmen fertigen heute noch Chips, weil das zu kostspielig und zu komplex geworden ist. Das ist ein Wettlauf der Eliminierung, der allmählich auch zum Verschwinden des mooreschen Gesetzes führt. Und natürlich sind wir auch buchstäblich an den physikalischen Grenzen der Chipstrukturen angelangt. Die heutigen Transistoren sind nur mehr einige Dutzend Atome groß. Und man kann kein Ding herstellen, das kleiner ist als ein Atom.

Eigentlich ist es eine Tatsache, dass das mooresche Gesetz schon seit geraumer Zeit nicht mehr nur von der Verkleinerung der Transistor-Dimensionen getrieben wird. Mehr und mehr stammen die Verbesserungen aus der Einführung neuer Materialien – zunächst für die Chipverbindungen und die Gate-Dielektrika, und neuerdings auch im Kanal. Dies geschieht durch den Ersatz der planaren Strukturen durch 3D-MOSFET-Architekturen. In nicht allzu ferner Zukunft werden auch die MOSFETs durch alternative Konzepte wie Tunnel-FETs, Kohlenstoff-Nanoröhren oder Spinwellenschaltungen ersetzt werden. Gerade diese letztere Technik wird enorme Implikationen für die Chipentwickler mit sich bringen. Wenn sie sich durchsetzt, wird das gesamte Ökosystem rund um den MOSFET mit den zugehörigen Modellen, Simulations-Tools, Bibliotheken etc. signifikant verändert oder sogar ersetzt werden müssen. Die Frage ist, ob die dazu notwendigen Investitionen, Anstrengungen und Risiken zum Umbau dieses eingespielten Ökosystems nicht größer sind als der dadurch erzielbare Gewinn.

Im Bereich der Zuverlässigkeit der Chips liegen enorme Herausforderungen vor uns, wenn wir den lange bewährten MOSFET aufgeben. Wie immer bei der Einführung neuer Materialien und Komponenten für unsere Schaltungen und Systeme müssen wir uns auf eine Lernkurve begeben, die uns mit ungewohnt neuen Fehlermechanismen konfrontieren wird, die wir erst verstehen müssen. Beim klassischen MOSFET erstreckte sich diese Lernkurve über 50 Jahre. Wenn wir hier neue Konzepte einführen, müssen wir buchstäblich wieder bei Null beginnen. Auch werden wir in Zukunft wohl nicht mehr in der Lage sein, den zuverlässigen Betrieb aller Transistoren eines Chips über dessen vorgesehene Lebenszeit hinweg zu garantieren. Wenn wir nicht einen Weg finden, die ganze Sache anders anzugehen. Also werden die Schaltungs- und Halbleiter-Entwickler sehr viel intensiver kooperieren müssen, um zuverlässige Systeme auf der Basis von Transistoren zu schaffen, die nicht zu 100 Prozent zuverlässig sind. Die Forschungsarbeiten in diese Richtung sind beim IMEC bereits im Gange. Wenn wir innovative Methoden nutzen, die Probleme während des Betriebs detektieren und lösen, lassen sich zuverlässige Systeme verwirklichen. Das lässt sich mit dem menschlichen Körper vergleichen, der einen Schmerz empfindet, wenn irgendetwas falsch läuft.

Also müssen wir unseren Chips beibringen, wie sie Schmerz empfinden können. Damit können wir die involvierten Parameter während des Betriebes so justieren, dass das System als Ganzes weiter arbeitet. Die Innovation wird also nicht länger von Seiten der Halbleitertechnik kommen, sondern aus smarter Entwicklung und sorgfältig abgestimmten Applikationen. Das verspricht eine große Herausforderung!

 

Prof. Dr. Guido Groeseneken
 
erhielt 1980 sein Master of Science Degree in Elektrotechnik und Maschinenbau und promovierte 1986, beides an der Katholieke Universiteit (KU) in Leuven, Belgien. 1987 kam er zum IMEC (Interuniversity Microelectronics Center), Leuven, und ist dort verantwortlich für die Zuverlässigkeitsphysik von CMOS-Halbleitern. Seit Oktober 2005 leitet er auch das Post-CMOS-Nanotechnik-Programm. Seit 2001 lehrt er als Professor an der KU Leuven. 2005 wurde er zum IEEE Fellow ernannt. Mehr als 300 Beiträge und drei Fachbücher hat Groeseneken veröffentlicht. Er hält elf Patente und engagiert sich in den technischen Programmkomitees mehrerer internationaler Fachkongresse, wie dem IEEE International Electron Device Meeting (IEDM) und dem International Reliability Physics Symposium (IRPS).