Verifikation von Energiespar-IC-Entwürfen

Mit dem Common Power Format (CPF) lassen sich energieverschwendende Fehler schon früh im IC-Entwicklungszyklus erkennen. CPF fügt sich hierzu in den Entwicklungszyklus ein. Es kann die Energiespar-Funktionen verifizieren und Fehler schneller lokalisieren als bisherige Methoden, die erst am Ende des Entwicklungsprozesses angewendet werden können.

Mit dem Common Power Format (CPF) lassen sich energieverschwendende Fehler schon früh im IC-Entwicklungszyklus erkennen. CPF fügt sich hierzu in den Entwicklungszyklus ein. Es kann die Energiespar-Funktionen verifizieren und Fehler schneller lokalisieren als bisherige Methoden, die erst am Ende des Entwicklungsprozesses angewendet werden können.

Die immer weitere Miniaturisierung der Transistorstrukturen geht einher mit immer höheren Leckströmen. Die durch diese verursachte Verlustleistung steigt exponentiell an – ein Faktor, den man nicht länger ignorieren kann. Bei der Entwicklung von integrierten Schaltungen kommen unterschiedliche Energiespar-Techniken zum Einsatz, um den Stromverbrauch im Betrieb wie auch Leckströme auf ein Minimum zu reduzieren. Bisher wurden Schaltkreise nur sehr wenig oder gar nicht auf diese Energiespar-Techniken hin verifiziert, und man hat sich auf Tests am Ende oder auf die Simulation von Netzlisten verlassen, um eventuelle Probleme aufzuspüren. Aber das geschieht dann definitiv viel zu spät im Entwicklungszyklus. Werden hier Probleme erkannt, so verursacht das einen erheblichen Aufwand – so genannte Engineering Change Orders oder ECOs. Obendrein können solche Verfahren zusätzliche Funktionsprobleme mit sich bringen. Die Erkennung solcher Fehler ist nicht das Problem an sich, aber kann man solche Fehler schon früh im Entwicklungszyklus aufspüren, so lassen sich Zeit und Kosten sparen – keine ECOs. Mit dem Common Power Format (CPF) steht ein Instrument für eine solche Verifikation zur Verfügung.

Schaltungen werden mit immer kleineren Strukturbreiten (90 nm, 65 nm etc.) integriert, und damit schlagen Leckströme deutlich massiver zu Buche und tragen zur Gesamtstromaufnahme der Schaltung bei. Für integrierte Schaltungen kommen daher neue Verfahren und Entwurfstechniken zum Einsatz, um diese Leckströme zu minimieren:

  • Power Gating – die Trennung von Schaltungsteilen von der Versorgung,
  • die Isolation von Logikblöcken,
  • State Retention – Zustandserhaltung und
  • Clock Gating – die Aktivierung des Taktes nur bei Bedarf.

Das allen diesen Techniken gemeinsame Ziel ist es, für bestimmte Teile der Schaltung, die im aktuellen Energiespar-Modus gerade nicht benötigt werden, die Spannungs- oder Taktversorgung abzuschalten und somit Energie zu sparen. Der Wermutstropfen bei solchen Techniken besteht darin, dass die Funktion der Schaltung entsprechend geändert werden muss, was schwerwiegende Fehler nach sich ziehen kann. Daher ist nicht nur das Aufspüren solcher Fehler wichtig, sondern, um Kosten und Zeit zu sparen, müssen diese Fehler so früh wie nur möglich im Entwicklungszyklus erkannt werden.

Die Energiespar-Ziele eines ICoder SoC-Entwurfs kommen erst sehr spät im Entwicklungszyklus zum Tragen. Leistungsrelevante Analysen werden üblicherweise erst zu Beginn der Abschlussarbeiten durchgeführt. Der Systemarchitekt gibt zwar die Energiespar-Ziele vor, aber bei Erreichen der Schlussarbeiten können diese schon aufgeweicht sein. RTL (Register Transfer Language) und die entsprechende Verifikation sind, was die Stromsparfunktion angeht, ziemlich blind – das heißt, es findet hier keine entsprechende Prüfung statt. Die einzige energiespar-relevante Prüfung – wenn man sie überhaupt so nennen kann – wird für das Clock-Gating durchgeführt. Da RTL nichts über Isolationszellen, Pegelumsetzer, Versorgungsspannungsanschlüsse usw. weiß, werden diese in der Simulation auch nicht verifiziert. Die Verifikation der Energiespar-Ziele der Entwicklung wird üblicherweise im so genannten CLP (Conformal Low Power) erfasst und verifiziert. Hierfür wird eine Netzliste – oder noch besser, eine Netzliste mit allen Daten zur Versorgung – vorausgesetzt. Jeder Fehler, der in dieser Phase entdeckt wird, resultiert in einer Entwicklungsänderung (ECO) und zieht so kostspielige Aufwände in Bezug auf Zeit, Arbeit und Silizium nach sich (Bild 1). Da CLP ein statisches Werkzeug ist, versagt es bei der Verifikation der Dynamik von Einschaltund Ausschalt-Sequenzen und Isolationswerten. Gate-Level-Simulationen (GLS) werden ebenfalls erst gegen Ende des Entwicklungsyklus durchgeführt und können schwerwiegende Korrekturen (ECOs) nach sich ziehen.