Vereint gegen Re-Spins

In einem großen Mixed-Signal- System gilt es, die Interaktion zwischen mehreren digitalen und analogen Blöcken zu verifizieren, um die geforderte Leistung sowie ein korrektes Verhalten auf Systemebene zu gewährleisten. Es ist ja auch schwierig, Entwurfsspezifikationen des ganzen Systems während des Entwurfs einzelner Teilblöcke zu berücksichtigen. Die SoC-Verifikation digitaler, analoger und HF-Blöcke auf höchster Ebene kann solche Probleme vermeiden.

In einem großen Mixed-Signal- System gilt es, die Interaktion zwischen mehreren digitalen und analogen Blöcken zu verifizieren, um die geforderte Leistung sowie ein korrektes Verhalten auf Systemebene zu gewährleisten. Es ist ja auch schwierig, Entwurfsspezifikationen des ganzen Systems während des Entwurfs einzelner Teilblöcke zu berücksichtigen. Die SoC-Verifikation digitaler, analoger und HF-Blöcke auf höchster Ebene kann solche Probleme vermeiden.

Bei der Top-Level-Verifikation müssen viele Aspekte eines Designs berücksichtigt werden, darunter System-Power-upund Power-down-Sequenzen, A/D- und D/A-Schnittstellen, Drive-Load-Interface- Funktionen, Effekte unterschiedlicher Spannungsbereiche in Logik- und Analogabschnitten sowie der Einfluss parasitärer Layouteffekte. Ohne adäquate Top-Level-Verifikationsmethode und Verifikationsabdeckung können Fehler leicht unentdeckt bleiben, was kostspielige Chip-Re- Spins zur Folge hat.

Getrennte Welten

Weil die durchschnittlichen Kosten eines Masken-Re- Spins für Prozesse mit Strukturbreiten von 65 nm und darunter im Bereich mehrerer Millionen Dollar liegen, ist es für SoC-Teams extrem wichtig, dass die Chipentwicklung gleich auf Anhieb erfolgreich ist. Herkömmliche Simulations- und Verifikationsmethoden für Schaltkreise konzentrieren sich auf getrennte Analog- und Digital- Design-Flows und bieten keine adäquate Top-Level- Verifikation.

Eine weitere Herausforderung ist, dass die zu integrierenden Blöcke häufig individuell und auf verschiedenen Abstraktionsebenen – Register-Transfer-Ebene, Gatterebene, als SPICE-Modelle oder analoge Verhaltensmodelle – entworfen und verifiziert werden. Folglich muss ein ideales Top-Level-Verifikationstool in der Lage sein, diese unterschiedlichen Abstraktionsebenen zu handhaben. Die Komplexität der SoC-Verifikation ist eine Herausforderung für herkömmliche Chip-Verifikationsmethoden und ebenso für EDATools. Aus diesem Grund tendieren IC-Designteams mehr und mehr zu umfassenderen Top-Level-Verifikations- und -Regressionsansätzen, um ihr Gesamtdesigns zu verbessern.

Ein herkömmlicher Verifikationsflow erlaubt Analogentwicklern, innerhalb ihrer eigenen Welt zu arbeiten, während Digitalentwickler einen separaten Satz von Tools verwenden. Digitale Teile des Designs werden in einer RTLSyntheseumgebung, analoge Komponenten aber in einer Schaltkreis-Simulationsumgebung verifiziert. Da beide Teams unabhängig voneinander arbeiten, gibt es keine Mixed-Signal-SoC-Verifikation im Rahmen der Integration des Gesamtchips.

Potenzielle Integrationsprobleme werden berücksichtigt, indem gewisse Annahmen in den Testbenches getroffen werden sowie durch ausreichend dimensionierte Guard-Bänder um die analogen Blöcke herum, um Störungen aus dem Digitalbereich vom empfindlichen Analogsubstrat abzuschirmen. Allerdings ist Guard- Banding aufgrund immer komplexerer auf einem Chip integrierter Funktionen und steigender On-Chip-Taktfrequenzen keine geeignete Lösung mehr, weil es die in analoge Blöcke eingebetteten Funktionen nicht in ausreichendem Maß berücksichtigen kann. Außerdem ist es zu teuer, Chipfläche zu verschwenden, insbesondere im Falle hochvolumiger SoCs für Consumer-Anwendungen.