Verdrahtungs-Architektur für Multi-Core-Prozessoren

In zukünftigen Mikroprozessor-Architekturen von Freescale für den Einsatz in leistungshungrigen Kommunikations- und Netzwerk-Anwendungen sollen bis zu 32 e500-Power-Cores zusammen mit zahlreichen Caches, Beschleunigungs-Engines und I/O-Komponenten wie Rapid-IO oder Ethernet zusammenwirken können. Eine neuartige, CoreNet genannte Verbindungsstruktur soll eine maximale Rechenleistung der Gesamtarchitektur sicherstellen.

In zukünftigen Mikroprozessor-Architekturen von Freescale für den Einsatz in leistungshungrigen Kommunikations- und Netzwerk-Anwendungen sollen bis zu 32 e500-Power-Cores zusammen mit zahlreichen Caches, Beschleunigungs-Engines und I/O-Komponenten wie Rapid-IO oder Ethernet zusammenwirken können. Eine neuartige, CoreNet genannte Verbindungsstruktur soll eine maximale Rechenleistung der Gesamtarchitektur sicherstellen.

Schon seit Mitte der 90er Jahre bietet Freescale Multicore-Architekturen an. Bei den bekannten PowerQUICCChips handelt es sich um asymetrische Multiprozessoren, die einen Power- Core mit einer Beschleunigungs-Engine für Netzwerk-Funktionen integrieren. Diese Engines kamen erstmals 1995 unter dem Namen PowerQUICC Communication Processor Modul (CPM) auf den Markt. Im Jahr 2005 wurde das CPM durch eine neue QUICC-Engine ersetzt, die ihrerseits mehrere RISC-Cores enthält und zum CPM abwärtskompatibel ist. Freescale war also schon zu einem relativ frühen Zeitpunkt gezwungen, sich mit dem Thema der On-Chip-Vernetzung von Cores und Peripherie zu beschäftigen, gleichwohl gab es auch Rückschläge. Im Oktober 2004 wurde der MPC8641D angekündigt, ein Host- Controller mit zwei 32-bit-Power- Cores. Erste Muster sollten im 2. Halbjahr 2005 verfügbar sein und die Produktion im 1. Halbjahr 2006 aufgenommen werden. Tatsächlich verzögerte sich die Auslieferung um mehr als ein Jahr.

Auf Basis der Erfahrungen mit dem MPC8641D hat man bei Freescale offenbar im positiven Sinn gelernt. Im Juni 2006 wurde der MPC8572E, ein hochintegrierter Kommunikations- Prozessor, der auf zwei e500-Power- Cores aufbaut, angekündigt. Er unterstützt symmetrische oder asymmetrische Befehlsausführung und enthält zahlreiche Hardware-Beschleuniger und I/O-Controller. Erste Muster wurden gemäß Zeitplan im Juni ausgeliefert, und die Massenproduktion wird im 2. Quartal 2008 aufgenommen werden können.

Zukünftige Multi-Core-Plattform enthält zahlreiche Komponenten

Die Strategie von Freescale für zukünftige PowerQUICC-Designs sieht dann auch vor, neben vier oder mehr Cores auch zahlreiche weitere Komponenten zu integrieren. Dies sind u.a. eine multicore- fähige Simulations-Umgebung und Software-Entwicklungswerkzeuge für Multi-Core-Architekturen, insbesondere eine Komponente mit der Bezeichnung CoreNet. Dabei handelt es sich um eine neuartige Struktur auf dem Chip, die Cores, I/O-Controller, Beschleunigungs-Engines und andere Komponenten verbindet und deren Zusammenwirken im Sinn eines möglichst hohen Gesamtwirkungsgrades sicherstellen soll. Alle übrigen Komponenten dieser zukünftigen Architektur sollen nach Freescales Überlegungen nicht neu entwickelt, sondern aus bereits existierenden Produkten weiterentwickelt werden.

Beim Prozessor-Core soll es sich um eine Weiterentwicklung des e500- Cores handeln. Dieser soll einen eigenen Level 2-Cache erhalten, den er sich nicht mit anderen Cores teilen muss, wodurch der Datenverkehr auf dem Bus zwischen den Cores erheblich reduziert wird. Stattdessen wird ein mehrere Mbyte großer geteilter Level-3-Cache eingeführt, um die Vorteile von privaten und geteilten Caches zu vereinen. Bei dem Power e500 handelt es sich um einen superskalaren 32-bit-Prozessor, der bei einer Chipfertigung mit SOI-Transistoren in einem 45-nm-CMOS-Prozess Taktfrequenzen zwischen 1,8 und 2,0 GHz erreichen dürfte. Damit sind vergleichbare Rechenleistungen wie in den Netzwerk-Prozessoren von Cavium denkbar, die auf superskalaren 64-bit- Mips-kompatiblen Cores aufbauen und derzeit eine Taktfrequenz von 1,0 GHz erreichen.