TSMC: Referenz-Flow 9.0 für 40-nm-Prozess-Technologie verfügbar

Das taiwanesische Foudry-Unternehmen TSMC veröffentlicht den Referenz-Flow 9.0 für die 40-nm-Prozesstechnologie, mit dem die Low-Power-Hürden überwunden, die Design-Spielräume vergrößert und die Yield-Ausbeute verbessert werden soll.

Außerdem stellt der Referenz-Flow 9.0 eine Schlüssel-Komponente für TSMCs kürzlich präsentierte Open-Innovation-Platform dar. Er ist mit Features, wie transparenten »Half-Node«-Designs, Unterstützung für UPF- oder CPF-fähige Flows, statistische Design-Features oder der hierarchischen DFM-Fähigkeit, ausgestattet.

Die neue Design-Methodik von TSMC ist auch mit einer Reihe von energiesparenden Technologien gespickt, wie dem Advanced-Clock-Gating-Design-Flow für eine dynamische Energie-Reduzierung. Die neue Low-Power-Clock-Tree-Synthese unterstützt Multi-Mode-/Multi-Corner- und On-Chip-Variation, um die Verbrauchs- wie auch die Verlustleistung zu reduzieren.

Mit den transparenten »Half-Node«-Designs kann die Definition des »Half-Node«-Skalierungsfaktors um ein Vielfaches schneller in den Design-Zyklus integriert werden, um das Design eines ganzen Knotens in das eines »geschrumpften« Knotens zu überführen. Der Referenz-Flow 9.0 startet mit den 45-nm-Design-Rules und migriert diese transparent auf 40 nm, ohne dabei eine explizite Anzahl an Skalierungsfaktoren zu verwenden.