Mikroelektronik Tapeout des ersten 5-nm-Test-Chips

Layout des 5-nm-Test-Chips
Layout des 5-nm-Test-Chips

Das Forschungszentrum imec und die Firma Cadence haben gemeinsam das erste Tapeout eines 5-nm-Test-Chips mit EUV- (Extreme Ultraviolet) sowie 193i-Lithografie (193 Immersion) abgeschlossen.

Um diesen Test-Chip zu produzieren, haben das imec und Cadence zusammen die Designregeln, die Bibliotheken und die Place-and-Route-Technik optimiert, um bestmögliche PPA-Werte (Power, Performance, Area) bei der Skalierung durch das Implementierungssystem »Innovus« von Cadence zu erhalten.

Auf der Basis eines Prozessordesigns konnten die Partner erfolgreich das Tapeout einer Reihe von Designs mit der EUV-Lithografie und mittels SAQP (Self-Aligned Quadruple Patterning) für 193i-Lithografie abschließen. Dabei konnten sie den Rasterabstand der Metallstrukturen von nominell 32 nm auf 24 nm skalieren und so die Grenzen der Strukturbreiten weiter herabsetzen.

Innovus ist eine physikalische Implementierungslösung der nächsten Generation, mit der SoC-Entwickler (System-on-Chip) laut Cadence Designs mit hohen PPA-Werten erreichen und gleichzeitig die Time-to-Market verkürzen können. Durch eine massiv parallele Architektur mit neuartigen Optimierungstechniken ermöglicht das Implementierungssystem normalerweise um 10 bis 20 Prozent bessere PPA-Werte und einen um bis zu zehnfach schnellen Flow sowie Kapazitätsverbesserungen, wie der Hersteller versichert.