Synthese-Tool schließt Lücke zwischen RTL- und Modellen auf System-Ebene

Mit dem C-to-Silicon-Compiler von Cadence lassen sich SoC-IPs um das 10-fache schneller erstellen und wiederverwenden als bisher. Außerdem ermöglicht das Synthese-Tool, die Lücke zwischen den RTL-Modellen und den Modellen auf Systemebene zu überbrücken.

Die RTL-Modelle lassen sich üblicherweise für die Verifizierung, Implementierung und Integration von SoCs verwenden. Die Modelle auf Systemebene hingegen sind gewöhnlich in C/C++ und SystemC geschrieben. Der C-to-Silicon-Compiler ermöglicht es Entwicklern, auf höherer Abstraktions-Ebene zu entwerfen und Hardware-Mikroarchitekturen automatisiert zu analysieren. Dabei übersetzt er die abstrakten Verhaltens-Beschreibungen automatisch von C/C++ und SystemC in synthetisierbares Verilog-RTL (inklusive Assertions) und optimiert sie.

Um dies zu realisieren, besitzt der C-to-Silicon-Compiler zum einen die Embedded-Logic-Synthese (ESL), basierend auf der Synthese des Encounter-RTL-Compilers von Cadence, mit der sich für Designs mit Mixed-Control und Datapath eine hohe Genauigkeit erzielen lässt. Diese läuft »unter der Motorhaube« des C-to-Silicon-Compilers und realisiert laut Cadence eine Implementierung mit höherer Qualität (QoR) als »handgeschriebener« Code.

Zum anderen besitzt der C-to-Silicon-Compiler eine Verhaltens-Struktur-Timing-Datenbank (BST), die die Ausführung einer inkrementellen Synthese möglich macht, während der Rest des Designs unberührt bleibt. Zusätzlich hat Cadence dem C-to-Silicon-Compiler eine Constraint-Functionality-Separation (CFS) implementiert, die die Code-Wiederverwendung für multiple Applikationen und Prozesstechnologien ermöglicht, sowie ein autogeneriertes Fast-Hardware-Modell (FHM) für die Verifikation und die HW/SW-Parallelentwicklung. Sowohl die ESL-, die BST-, die CFS- als auch die FHM-Technologie hat Cadence für US-Patente angemeldet.

Der C-to-Silicon-Compiler ist ab sofort in eingeschränkter Produktion verfügbar.