Simultanes hierarchisches Design-System

Mit dem ersten simultanen hierarchischen Design-System als Teil der IC-Compiler-Version 2007.12 von Synopsys haben Designer die Möglichkeit, kleinere Geometrien bei einer 30-prozentigen Runtime-Reduzierung zu migrieren.

Die derzeitig verfügbaren Designtools basieren auf einem »Plan-then-Implement«-Flow, der bei großen Designs mit multiplen Modi oder multiplen Spannungs-Domains versagt. Die Compiler-Version 2007.12 von Synopsys überwindet diese Problematik durch das Bereitstellen einer simultanen Methodologie, bei der die Planung in Reihe mit der Implementierung erfolgt.

Außerdem bezieht die Version 2007.12 eine verbesserte Clock-Tree-Synthese-Technologie mit ein, die den Bitversatz der Clock reduziert und eine geringere Stromverschwendung realisiert. Dies vermindert die gesamte Runtime um bis zu 30 Prozent. Die IC-Compiler-Version 2007.12 unterstützt Makro-Placement, intelligenten Power-Netzwerk-Support und die MinChip-Technologie für die automatisierte Die-Size-Reduzierung auf einer Single-Timer-Foundation.

Verbesserungen der Prozessor-Technologie sind ebenfalls in der Version 2007.12 enthalten wie verbesserte QoR-Optimierungsoptionen. Die verbesserte Clock-Tree-Synthese verfügt über einen innovativen Clustering-Algorithmus, der den Platzbedarf für das Clock-Buffering um bis zu 20 Prozent reduziert.