Silizium-erprobte 5.0-GBit/s-PCI-Express-2.0-PHY-IP

Mit der Freigabe der 5.0-GBit/s-PCI-Express-2.0-PHY-IPs versorgt Synopsys Entwickler mit einer vollständigen, Silizium-erprobten PCI-Express-2.0-IP-Lösung, die digitale Controller, PHY- und Verifikations-IP umfasst.

PCI-Express-2.0 verdoppelt die Übertragungs-Geschwindigkeit der Spezifikation 1.1 von 2,5 auf 5,0 GBit/s pro Anschluss. Dadurch können die Anforderungen sowohl bei der Bandbreite als auch bei schmaleren Verbindungs-Leitungen in Rechenzentren sowie Speicher-, High-End-Grafik- und Netzwerk-Infrastruktur-Anwendungen Rechnung erfüllt werden.

Dank der Abwärts-Kompatibilität zu PCI-Express-1.1 und PIPE-Spezifikationen können Entwickler die Performance und den Stromverbrauch bei existierenden Bausteinen optimieren. Die DesignWare-PHY-IP übertrifft laut Synopsys die elektrische Spezifikation für PCI-Express-2.0 in Bereichen wie Jitter, Toleranzen und Empfangs-Empfindlichkeit.

Die DesignWare-PHY-IP ist in digitalen Standard-CMOS-Technologien implementiert und erfordert keine speziellen Prozessoptionen. Das vereinfacht die SoC-Integration und sichert eine hohe Yield-Ausbeute in der Produktion. Die DesignWare-PHY-IP für PCI-Express-2.0 ist ab sofort in führenden 65-nm-Prozesstechnologien verfügbar, namentlich in der Common-Platform-Technologie von IBM und Chartered. Die DesignWare-IP für Controller- sowie für die Verifikations-IP für PCI-Express-2.0 sind ebenfalls erhältlich.