Place-and-Route: parallele Timing-Analyse- und Optimierungstechnologie

Für sein Place-and-Route-System Olympus-SoC hat Mentor Graphics eine neue aufgabenorientierte Parallelisierungstechnologie entwickelt, die durch paralleles Ausführen von Timing-Analyse und Optimierungsaufgaben die Design-Closure-Time erheblich reduziert. So lässt sich zum Beispiel mit Hilfe von acht CPU-Kernen die Laufzeit für die Timing-Analyse um das Siebenfache und die Zeit bis zum Designabschluss um das Vierfache verkürzen.

Um physikalische Designs innerhalb enger Time-to-Market-Zeitpläne abschließen zu können, erfordern moderne integrierte Schaltungen (ICs) eine exponentiell steigende Entwicklungsleistung. Der beste Weg, um zusätzliche Entwicklungsgeschwindigkeit zu erzielen, ist es, für die rechenintensivsten Aspekte des Flows wie Timing-Analysen und Optimierungsaufgaben die volle Leistungsfähigkeit von Mehrkernprozessoren zu nutzen.

Traditionelle Place-and-Route-Architekturen können die Vorteile von mehreren Prozessoren nicht innerhalb des Timing-Kernels ausschöpfen, was ihre Skalierbarkeit auf Mehrkernplattformen erheblich einschränkt. Das Olympus-SoC-Place-and-Route-System löst dieses Problem mit einer Kombination von Schlüsseltechnologien zur aufgabenorientierten Parallelisierung.

Mentors Parallelisierungstechnologie ist eine feinkörnige, lock-freie Technik, die erstmals die Parallelverarbeitung der meisten rechenintensiven Analyse- und Optimierungsaufgaben innerhalb des Place-and-Route-Timing-Kernels erlaubt. Durch seine kompakte Datenstruktur mit einer unbegrenzten Anzahl von virtuellen Timing-Grafen kann das Olympus-SoC-System komplexe MCMM-Analysen effizient durchführen.

Um moderne Mehrkernprozessoren vollständig zu nutzen, verwendet das Olympus-SoC-System anspruchsvolle Datenflussanalysen. Diese erlauben es, dass parasitäre Extraktion, Laufzeit, MCMM-Signalintegrität, Timing und Leistungsanalyse-Aufgaben parallel auf mehreren CPUs ohne den sonst bei traditionellen Architekturen üblichen Locking- und Synchronisierungs-Overhead ausgeführt werden.

Um qualitativ hochwertige Ergebnisse und optimale Turnaround-Zeiten für Layouts zu gewährleisten, bestimmt das System für jeden spezifischen Schritt des IC-Design-Flows die optimale Strategie für die Partitionierung sowie für feinkörnige und grobkörnige Parallelisierung. Werden CPUs hinzugefügt, lässt sich das Olympus-SoC-System linear skalieren. Anwender können somit selbst ihre größten Designs im Zeitplan vollenden.