Neue FPGA-PCB-Co-Design-Lösung von Cadence

Mit dem »FPGA System Planner« für die Leiterplattendesign-Umgebungen OrCAD und Allegro hat Cadence nun eine skalierbare Co-Design-Lösung für den Entwurf von FPGAs auf Leiterplatten vorgestellt.

Der FPGA System Planner ermöglicht laut Cadence eine Verkürzung der Design-in-Zeit bei komplexen FPGAs mit großen Pin-Zahlen und komplizierten Banking- und Pin-Zuweisungsregeln. Dabei wird gleichzeitig das Risiko durch eine automatisierte platzierungsorientierte FPGA-Pin-I/O-Zuweisungssynthese vermindert. Die von der Firma Taray entwickelte gemeinsame Lösung erlaubt eine optimierte Correct-by-Construction-FPGA-Pinzuweisung und wird über eine OEM-Vereinbarung den Kunden von Cadence zur Verfügung gestellt.

Da Systemanbieter in ihren Produkten einen immer höheren Datendurchsatz und immer mehr Funktionalität benötigen, kommen zunehmend FPGAs mit großen Pin-Zahlen und schnellen I/Os zum Einsatz. Diese FPGAs nutzen außerdem fortschrittliche Speicherschnittstellen, die viel weniger Strom benötigen.

Immer häufiger werden solche FPGAs mit größerer Kapazität, mehr Funktionalität und High-Speed-Schnittstellen auf den Baugruppen eingesetzt. Ebenso werden immer häufiger ASICs durch die Nutzung von FPGAs auf den Baugruppen emuliert. Der FPGA System Planner wurde speziell für Systemanbieter und Halbleiterhersteller entwickelt, die FPGAs auf ihren Baugruppen beziehungsweise zur Emulation einsetzen.