Mentor Graphics: High-Level-Synthese von ganzen Chips

Der EDA-Spezialist Mentor Graphics unterstützt mit seinem Catapult-C-Tool nun auch die High-Level-Synthese von Steuerlogik sowie Low-Power-Design-Funktionen.

»Die neuen Funktionen von Catapult-C sind wohl das wichtigste, was wir seit längerem angekündigt haben, denn damit ist nun die High-Level-Synthese von ganzen Chips möglich«, so Thomas Bollaert, Product Marketing Manager von Mentor.

Bislang war es mit Catapult-C zwar möglich, in C++ geschriebene Blöcke eines Designs zu synthetisieren, die Steuerlogik blieb jedoch außen vor. Dies gehört nun der Vergangenheit an: In der neuen Version erlaubt Catapult-C es Designern, sowohl für algorithmische Blöcke als auch für Steuerlogikblöcke reinen ANSI-C++-Code zu verwenden.

»Die Erweiterung der Catapult-Funktionalität auf die Highlevel-Synthese ganzer Chips ist für den Erfolg eines Designs entscheidend, da Ingenieure aufgrund der schnellen Zunahme der Designgrößen und -komplexitäten die Hardwarefunktionalität auf einer höheren Abstraktionsebene entwickeln müssen«, ist Bollaert überzeugt.

Steuerlogiksynthese und algorithmische Synthese wurden traditionell mit Hilfe von verschiedenen Sprachen, Formalismen und Abstraktionen durchgeführt. Die jüngsten Fortschritte im Catapult-C-Synthese-Werkzeug vereinen diese beiden Bereiche und erlauben es dem Anwender, die Steuerlogik zusammen mit dem algorithmischen Verhalten in einem einzigen kohärenten Modell mittels Standard-ANSI-C++ zu beschreiben.

Den Kern dieser Innovation bildet ein neues synthetisierbares C++-Konstrukt, mit dem Designer die asynchrone Datenkommunikation spezifizieren können und dadurch die vollständige Kontrolle über die simultane Hardwareentwicklung erhalten. Dieser zentrale Mechanismus erlaubt die Verbindung von datenflussgesteuerten algorithmischen Darstellungen mit taktsynchronisierten Steuerblöcken.

Das Resultat ist eine den Hardwaredesignern vertraute Kodierungsart, mit der sie die Kommunikation, Prioritäten und Aufgabenkoordination innerhalb einer abstrakten Darstellung der Nebenläufigkeit ausdrücken können. Der neue Ansatz formalisiert eine Modellierungsart, die für steuerungsorientierte Aufgaben nicht nur die erforderliche Genauigkeit bietet, sondern auch die für algorithmische Subsysteme vorteilhafte Abstraktion bewahrt.

Der Syntheseprozess wird durch einen zum Patent angemeldeten und vollständig automatisierten Verifikations-Flow ergänzt, mit dem Anwender erstmals detaillierte RTL-Level Block-Interaktionen auf C-Ebene validieren können. Die enge Integration zwischen Verifikation und Synthese untermauert die Notwendigkeit, das volle Potenzial der HLS auszuschöpfen. Ein häufiges Problem bei anderen HLS-Werkzeugen ist die isolierte Entwicklung der Highlevel-Synthese, die zu einer überaus komplexen Verifikation der RTL-Ausgabe führt.

Zusätzlich zur Unterstützung der Steuerlogik bietet Catapult C Synthesis nun auch für das Low-Power-Design eine wegweisende Technologie, die zwei vorherrschende Designtechniken automatisiert: Clock-Gating auf mehreren Ebenen und die Anbindung an dynamische Power- und Takt-Managementeinheiten.

Das Catapult-C-Werkzeug analysiert tiefe Logikkegel, um »gateable« Takte zu finden. Dies ist eine ansonsten fehleranfällige manuelle Aufgabe, die üblicherweise von Backend-Low-Power-Experten durchgeführt wird. Die neue Optimierung bietet ein beinahe 100-prozentiges Clock-Gating, da sie auf Flop-Level arbeitet. Zudem maximiert sie die Leistungseinsparungen durch lokales Erfassen der Gating-Logik, die die Zielregister umgibt.

Zur weiteren Leistungsverringerung exportiert das Catapult-C-Synthese-Werkzeug auch Echtzeitinformationen über den Status aller Systemblöcke. Um systemweite Leistungseinsparungen zu erzielen, werden diese Informationen mittels »Dynamic Frequency and Voltage Scaling«-Heuristik an die Power-Management-Einheiten weitergeleitet. Erwartungsgemäß hängen die dynamischen Leistungseinsparungen vom Design und den Testvektoren ab; Messungen an über 300 Kundendesigns haben Verbesserungen zwischen 10 und 90 Prozent gezeigt, mit einer durchschnittlichen Verbesserung von 40 Prozent.