LatticeECP3-FPGAs: halbierte Verlustleistung

Mit der ECP3-Familie hat Lattice jetzt seine dritte FPGA-Generation vorgestellt. Die Bausteine im mittleren Leistungsbereich zeichnen sich durch eine äußerst geringe Verlustleistung und einen günstigen Preis aus.

Die LatticeECP3-FPGA-Familie bietet Multi-Protokoll-3.2G-SERDES mit XAUI-Jitter-Werten, DDR3-Schnittstelle, leistungsstarke DSP-Funktionen, hohe Speicherkapazität und bis zu 149 KLUTs an. Die gesamte LatticeECP3-Familie wird in der Low-Power-Prozesstechnologie (65 nm) von Fujitsu produziert.
 
»Wie unsere LatticeECP2M-Bausteine, definiert unsere LatticeECP3-Familie die Mittelklasse hochwertiger FPGAs neu, nicht nur durch weitere Senkung der Kosten, sondern auch durch Reduzieren der statischen Verlustleistung um 80 Prozent und der Gesamt-Verlustleistung um über 50 Prozent, gemessen bei typischen Designs und im Vergleich zu SERDES-fähigen Wettbewerbs-FPGAs«, so Sean Riley, Corporate Vice President und General Manager of High Density Solutions.
 
Die fünf Bausteine, die die Low-Power-LatticeECP3-FPGA-Familie bilden, bieten alle standardkompatible Mehrprotokoll-3G-SERDES an, das einzige DDR3-Interface für preisgünstige FPGAs und kaskadierbare Hochleistungs-DSP-Slices, das sich für Hochleistungs-HF-, Basisband- und Bildverarbeitungs-Applikationen eignet. Bei 1 GBit/s enthalten die LatticeECP3-FPGAs auch eine schnelle LVDS-I/O-Schnittstelle sowie eingebetteten Speicher von bis zu 6,8 MBit. Die Logikdichten variieren von 17.000 LUTs bis zu 149.000 LUTs mit bis zu 586 anwenderspezifischen I/Os.

Die Funktionen der LatticeECP3-FPGA-Familie beinhalten: 3,2Gbps SERDES mit 10 GbE-XAUI-Jitter-Kompatibilität und die Fähigkeit, mehrere Protokolle beliebig auf jedem SERDES-Quad zu mischen. Dies schließt PCI Express, CPRI, OBSAI, XAUI, Serial RapidIO und Gigabit Ethernet ein.
 
Die SERDES/PCS-Blöcke wurden speziell dazu entwickelt, das Design von CPRI-Verbindungen mit geringer Variation in der Latenz zu ermöglichen, wie sie in drahtlosen Basisstationen mit Remote-Radio-Head-Connectivity gefunden werden. Sie sind kompatibel zum seriellen digitalen Schnittstellenstandard SMPTE mit der Fähigkeit, 3G, HD und SD-Videoübertragungssignale unabhängig von jedem SERDES-Kanal zu unterstützen. Die Unterstützung der Dreifach-Datenraten wird ohne jede Überabtastung ausgeführt, wodurch der geringste mögliche Leistungsverbrauch ermöglicht wird.
 
DSP-Slices ermöglichen in jedem Slice bis zu 36 x 36 Multiplizier- und Akkumulierblöcke, die mit 500 MHz laufen. Die DSP-Slices enthalten auch eine Kaskadiermöglichkeit zum Implementieren weiterer ALU und Addierbaum-Funktionen, ohne den Flaschenhals der FPGA-Logik nutzen zu müssen. Mit diesen Funktionen eignet sich die LatticeECP3-FPGA-Familie sowohl für den Einsatz in Großserienprodukten in kosten- und verlustleistungssensitiven drahtlosen und drahtgebundenen Telekommunikationsanwendungen als auch für Video- und Bildverarbeitungs-Applikationen.
 
Produktionsmengen der LatticeECP3-70- und LatticeECP3-95-Bausteine sind ab sofort verfügbar. Im FN484-Wirebond-Gehäuse und in 25.000er Stückzahlen kostet der LatticeECP3-70 ca. 35 Dollar, für den LatticeECP3-95 sind 50 Dollar fällig.