Auswahl des richtigen FPGA für unterschiedliche Anwendungsfälle Keine Angst vor parallelen Schnittstellen

Häufig werden für die Datenübertragung serielle Protokolle verwendet, die den Nachteil haben, dass sie eine relativ hohe Verzögerung aufweisen. Dies hat zur Folge, dass eine Antwort erst nach mehreren Systemtakten zur Verfügung steht. Ein Vorteil der parallelen Datenübertragung liegt in der kürzeren Latenzzeit, des weiteren sind keine Codierung sowie keine Taktrückgewinnung notwendig.

Auswahl des richtigen FPGA für unterschiedliche Anwendungsfälle

Häufig werden für die Datenübertragung serielle Protokolle verwendet, die den Nachteil haben, dass sie eine relativ hohe Verzögerung aufweisen. Dies hat zur Folge, dass eine Antwort erst nach mehreren Systemtakten zur Verfügung steht. Ein Vorteil der parallelen Datenübertragung liegt in der kürzeren Latenzzeit, des weiteren sind keine Codierung sowie keine Taktrückgewinnung notwendig.

In allen Anwendungsbereichen werden immer mehr Daten ausgetauscht, die schnell verarbeitet werden müssen. Dazu ist es notwendig, die Daten den entsprechenden Stellen im Verarbeitungssystem zur Verfügung zu stellen. Hierzu werden häufig serielle Protokolle verwendet. Deren Nachteil der höheren Verzögerung (Latenz) hat zur Folge, dass mehr Systemtakte erforderlich sind, bis eine Antwort zur Verfügung steht. Diese Verzögerungen können durch die Umwandlung der seriellen in parallel übertragene Daten sowie die Codierung entstehen. Dies kann bei Systemen, bei denen schnelle Reaktionszeiten gefragt sind, ein „KO-Kriterium“ sein.

Auch die Übertragungsrate ist meist höher als benötigt, da zusätzlich zu den Daten eine Codierung hinzugefügt wird, um den Takt aus den Daten zurückgewinnen zu können. Dadurch ist bei dem heute am häufigsten benutzten 8B/10B-Codierungsalgorithmus die Datenübertragungsrate 25 % höher als die Nutz-Datenrate. Bei einem Nutzdatenstrom von 1 Gbit/s benötigt man so z.B. eine Übertragungsrate von 1,25 Gbit/s. Der Vorteil der 8B/10B-Codierung ist bei einem AC-gekoppelten System, dass die Anzahl von den übertragenen „0“- und „1“-Bits gleich ist, um eine Aufladung der Kapazitäten in die eine oder andere Richtung zu vermeiden.