ISSCC 2009: Intel gibt Einblick in Nehalem-Architektur

Ein Highlight der International Solid-State Circuit Conference ist traditionell die Session über Prozessor-Technologien. Hier gab es in der Vergangenheit erstmals Fakten über den ersten 1-GHz-Prozessor, den »Cell« und natürlich neue Intel-Architekturen.

Auffallend ist in diesem Jahr die Abwesenheit von AMD, Sun Microsystems, Hewlett-Packard und sogar IBM. Von acht Papers kommen vier von Intel, eines von NEC und die restlichen drei von den Universitäten MIT, Harvard und Michigan.

So dominiert auf der ISSCC 2009 der Platzhirsch Intel und nutzt dieses Forum, um endlich ein klareres Bild von der Nehalem-Architektur (Core i7) zu zeichnen, deren erste Derivate seit Ende 2008 ausgeliefert werden.

Die Nehalem-Prozessorfamilie umfasst Derivate mit bis zu acht Cores, gefertigt in einem 45-nm-High-k-Metal-Gate-CMOS-Prozess. Ein wesentliches Merkmal der Architektur sind die leistungsfähigen Punkt-zu-Punkt-Datenpfade »Quickpath«, die bei der gegenwärtigen Implementierung die einzelnen Cores untereinander und die Peripherie mit einer Datenrate von 6,4 GTransfers/s verbinden.

Das Speichersubsystem umfasst drei Cache-Ebenen sowie den Speichercontroller zu den separaten DDR3-DRAMs. Die Vierkern-Version mit 8 Mbyte L3-Cache und pro Core 256 Kbyte L2-Cache und 32 Kbyte L1-Cache bringt es auf eine Komplexität von 731 Millionen Transistoren.

Besonderen Aufwand treibt Intel beim Energiesparen: Vor allem, wenn der Prozessor nicht ausgelastet ist, lassen sich die einzelnen Cores separat über Leistungstransistoren abschalten. Ein dafür optimierter Controller, die PCU (Power Control Unit), steuert diese Leistungstransitoren, die auf der neunten Kupfer-Verdrahtungsebene sitzen. Die für die Stromversorgung nötigen Kondensatoren sitzen auf der Außenseite des Gehäuses. Der PCU stehen Sensoren in den Cores zur Verfügung, die Temperatur und Leistungsaufnahme messen, so dass die PCU auch die Versorgungsspannung und Taktfrequenz der Verarbeitungslast anpassen kann.

Gleichzeitig ist es gelungen, die bei CMOS-Schaltungen erforderlichen PMOS-Transistoren zu optimieren. Bei einer Leistungseinbuße von ca. 1 Prozent konnten die Leckströme um mehr als den Faktor 100 reduziert werden.

Intel versuchte die drei Ziele - hohe Rechenleistung, niedrige Leistungsaufnahme und kostengünstige Fertigung - in Übereinklang zu bringen. Deshalb basiert der Nehalem auf statischen CMOS-Schaltungen, bei einer niedrigen Betriebsspannung und das Layout wurde so kompakt wie möglich gestaltet. Auf leistungshungrige Domino-Logik und Tri-state-Busse wurde verzichtet. Wegen der niedrigen Betriebsspannung von bis zu 0,7 V wurde für die Caches die klassische 6-Transistorzelle durch eine robustere 8-T-Zelle ersetzt.