Mit physikalischer Synthese in das 90-nm-Structured-ASIC-Zeitalter Interessante Alternative zu FPGAs und Standardzellen-ASICs

Die Übergabe von ISSP-Designs erfolgte bisher als verifizierte Netzliste aus synthetisierten Zellen und Makros, was bezüglich der Timing-Closure einen ähnlichen Aufwand wie traditionelle ASIC-Designs verursachte. Mit der Realisierung der „Amplify-ISSP“-Lösung von Synplicity lässt sich der Großteil der Timing-Closure bereits am Front-End durchführen, da die Platzierung automatisch mit jedem Synthesedurchgang erfolgt. Die Platzierung ist endgültig und zulässig und wird als Industriestandard-Datenbank gemeinsam mit der Netzliste des Designs (Placed Gates Hand-Off) an den ASIC-Hersteller übergeben.

Mit physikalischer Synthese in das 90-nm-Structured-ASIC-Zeitalter

Die Übergabe von ISSP-Designs erfolgte bisher als verifizierte Netzliste aus synthetisierten Zellen und Makros, was bezüglich der Timing-Closure einen ähnlichen Aufwand wie traditionelle ASIC-Designs verursachte. Mit der Realisierung der „Amplify-ISSP“-Lösung von Synplicity lässt sich der Großteil der Timing-Closure bereits am Front-End durchführen, da die Platzierung automatisch mit jedem Synthesedurchgang erfolgt. Die Platzierung ist endgültig und zulässig und wird als Industriestandard-Datenbank gemeinsam mit der Netzliste des Designs (Placed Gates Hand-Off) an den ASIC-Hersteller übergeben.

In nicht mehr als zwei Jahren haben sich „Structured ASICs“ als eine sinnvolle Lösung etablieren können, die sich durch Vorzüge nicht nur gegenüber FPGAs, sondern auch gegenüber Standardzellen-basierten ASICs auszeichnet. Strukturierte ASICs bieten dem Projektleiter in verschiedenen Phasen seines Vorhabens zusätzliche Optionen, was die Auswahl der besten Halbleiter-Implementierungs-Plattform betrifft.

Damit Structured ASICs ihre Vorteile bestmöglich ausspielen können, ist dem Design-Flow besondere Beachtung zu schenken. Für ISSP Structured ASICs wurde deshalb ein leistungsfähiger Tool-Flow entwickelt, der einerseits dem Front-End-Designer Einflussmöglichkeiten bietet und frühzeitig Daten zur Verfügung stellt und andererseits wichtige Informationen für ein reibungsloses Erreichen der „Timing-Closure“ bereithält. Timing-Closure ist als Back-End-Aufgabe definiert, die sich damit auseinandersetzt, das vom Front-End-Designer erwartete Zeitverhalten (Timing) zu erreichen bzw. zu implementieren.

NEC Electronics und Synplicity haben gemeinsam das physikalische Synthese-Tool „Amplify ISSP“ entwickelt. Es dient nicht nur dazu, einen Entwurf zu optimieren und auf die ISSP-Strukturen abzubilden, sondern übernimmt auch die Platzierung dieser Strukturen innerhalb des anvisierten „ISSP-Masterslice“. Infolgedessen stehen dem Front-End-Designer ebenso wie den Synthese-Algorithmen präzisere Timing-Informationen zur Verfügung. Hierzu später mehr. Zunächst jedoch lohnt sich ein Blick auf den ISSP-Baustein, der die technologische Basis der Amplify-ISSP-Software bildet.

Die ISSP-Familie

Bereits im März 2002 präsentierte NEC Electronics mit ISSP1 die erste Structured-ASIC-Familie auf dem Markt. Seit dieser Zeit wurden mehr als 50 Designprojekte weltweit erfolgreich durchgeführt. Die zunächst bei 0,15 µm begonnene Roadmap ist inzwischen bei 90 nm (ISSP90) angelangt und wird sich weiter fortsetzen. In der Tabelle findet sich ein kurzer Überblick über die wichtigsten Eigenschaften beider Technologien.

Da ASIC-Designer generell bestens mit Übersichtstabellen dieser Art vertraut sind, soll es nun um die wichtigsten Unterschiede zwischen ISSP und traditionellen ASICs gehen, nämlich um die vorab eingebetteten „Complex-Multi-Gate“-Blöcke (CMG), die bereits Design-for-Testability-Strukturen (DFT), Taktstrukturen und Gegenmaßnahmen gegen DSM-Effekte (deep-submicron) integrieren. An diesen CMGs lässt sich sehr gut demonstrieren, wie Structured ASICs dem Designer bei der Bewältigung der Designprobleme im Zusammenhang mit DSM-Halbleitertechnologien helfen.

Sämtliche ISSP-Master sind mit regelmäßig angeordneten Strukturen versehen, so genannten CMGs. NEC entwickelte diese CMGs, die aus einem kombinatorischen Teil (Multiplexer und Inverter) und einem sequenziellen Teil (Register) bestehen, eigens für das neue ISSP-Konzept. Dank der CMGs lässt sich die eigentliche Schaltung auf einer höheren Abstraktionsebene und losgelöst von den Restriktionen der DSM-Effekte implementieren. Mit den vorgegebenen CMG-Strukturen wird somit erreicht, dass sich die DSM-typischen Effekte nicht mehr auf die Design-Implementierung auswirken.

NEC gehört ebenfalls zur Gruppe der führenden Entwickler und Hersteller von Standardzellen-ASICs und konnte den dabei erarbeiteten Bestand an Know-how und Erfahrung bei der Implementierung der CMGs in ISSPs nutzen. In der ISSP90-Technologie werden die CMGs mit den bereits eingebetteten RAM-Blöcken zu so genannten „Tiles“ (Kacheln) kombiniert, die in immer gleicher Ausführung über den gesamten Master verteilt sind. Das Unternehmen ist dank dieser Vorgehensweise in der Lage, seinen Kunden die Structured-ASIC-Lösung mit der derzeit höchsten Dichte auf dem Markt anzubieten. Bild 1 zeigt die Kachel-Struktur der ISSPs mit ihren CMGs und RAM-Blöcken.