HDL-Designer-Serie mit SystemVerilog-Unterstützung

Mentor-Graphics hat die HDL-Designer-Serie um eine Plattform für die Implementierung des weit verbreiteten SystemVerilog-Standards erweitert.

Die HDL-Serie beschleunigt die Wiederverwendung von RTL-Designs, optimiert die Design-Erstellung und initiiert die Synthese und den Verifikationsprozess komplexer ASIC- und FPGA-Designs. Heutzutage wird bei knapp 80 Prozent der neuen ASIC- und FPGA-Designs RTL-Code von früheren Designs wieder verwendet.

Die Design- und Verifikationsumgebung hilft komplexe Designs mit Hilfe von VHDL, C/C++, PSL, Verilog, gemischten Sprachen und nun auch SystemVerilog zu entwickeln und zu verwalten. Im Gegensatz zu traditionellen Hardware-Beschleunigungs-Sprachen (HDL) verwendet SystemVerilog einen objektorientierten Designstil. Durch automatische Evaluierung der RTL-Code-Qualität, Designintegrität und –analyse sowie der Design-Visualisierung für die Wiederverwendung von Designs, beschleunigt die HDL-Design-Serie die Designzeit.

Die Serie bietet nahtlose Integration von ASIC-Flows und FPGA-Flows in die Tool-Umgebung von Mentor-Graphics, die zusätzlich unterstützende Anwendungen wie Simulation, Formale-Verifikation, Hardware-Emulation, Synthese und Place-and-Route integriert hat.

Die Produkte der HDL-Design-Serie mit SystemVerilog sind ab sofort erhältlich.