Hardware-IP zur Unterstützung der VC-1-Decodierfunktion

Renesas Technology entwickelt Hardware-IP zur Unterstützung der Decodierfunktion des Video-Kompressionsstandards VC-1.

Leistungs-MOSFETs werden in tragbaren und Funk-Kommunikations-Produkten in großem Umfang für Aufgaben wie Batterieschutz, Power-Management und in Gleichspannungswandlern eingesetzt. In Anwendungen dieser Art stellt der Drain-Source-Widerstand RDSon den wichtigsten Parameter des Leistungs-MOSFET dar. Der neue Trench-Prozess von On Semiconductor wurde vor allem auf niedriges RDSon getrimmt.

Bei der aktuellen Hardware-IP wird eine VC-1-kompatible Decodierfunktion zum gegenwärtigen VPU4-Hardware-IP (Video Processing Unit 4) von Renesas hinzugefügt. Dies lässt die Codierung und Decodierung der Video-Kompressionsstandards MPEG-4 und H.264/MPEG-4 AVC und VC-1 zu.

Die hinzugefügte VC-1-Support-Funktion ist eine dem »Simple Profile« des VC-1-Standards entsprechende Decodierfunktion, die bei einer IP-Taktfrequenz von 66 MHz Unterstützung für 30 fps bei 480 Zeilen à 720 Pixel zulässt. Durch die hinzugefügte VC-1-Decodierfunktion können Verarbeitungsaufgaben, die bei MPEG-4 und H.264 identisch sind, dieselben Schaltungen nutzen. Da die VC-1-Decodierfunktion auch den vorhandenen internen Speicher mitbenutzt, nimmt der Schaltungsumfang insgesamt nur minimal zu.

Renesas wird als nächstes mit der Arbeit an Produktapplikationen für dieses IP beginnen und voraussichtlich im zweiten Halbjahr 2007 kommerzielle Anwendungen anbieten.

Je geringer der RDSon-Wert eines Leistungs-MOSFET ausfällt, um so geringer ist die Verlustleistung und um so höher der Wirkungsgrad der Leistungsumwandlung. Hinzu kommt der fortschreitende Trend zur Miniaturisierung von Mobiltelefonen und PDAs, so dass auch die Gehäuse der Leistungs-MOSFETs immer kleiner werden müssen. Um sowohl den RDSon-Wert als auch die Abmessungen reduzieren zu können, entwickelte man die Halbleitertechnologie zur Produktion dieser Bauelemente in den vergangenen Jahren entscheidend weiter. Das Resultat war eine fortlaufende Senkung des spezifischen RDSon, der als das Produkt aus RDSon und der Fläche A definiert ist.

Leistungs-MOSFETs sind in der Regel vertikal ausgerichtete Bauelemente, deren Drain-Anschluss sich an der Unterseite befindet, während Source und Gate oben angeordnet sind. Die Herstellung erfolgt mit einem doppelten Diffusionsprozess. Als erstes wird die auch als Basis-Diffusion bezeichnete Body-Diffusion hergestellt, danach die Source-Diffusion. Um eine große Kanalbreite zu erzielen, werden Leistungs-MOSFETs als Parallelschaltung aus einer großen Zahl einzelner Zellen konstruiert. Während die Kanalbreite der einzelnen Zelle gering ist, ergibt sich durch das Parallelschalten von einigen Tausend oder Millionen Zellen eine sehr große Kanalbreite. Da der RDSon des MOSFET umgekehrt proportional zur Kanalbreite ist, während seine Stromtragfähigkeit in direktem Verhältnis zur Kanalbreite steht, erhält man auf diese Weise einen MOSFET mit niedrigem RDSon und großer Stromtragfähigkeit. Zwei entscheidende Design-Merkmale eines Leistungs-MOSFET sind deshalb Zellendichte (Anzahl der Zellen pro Flächeneinheit) und Kanaldichte (Kanalbreite pro Flächeneinheit).

Bild 1 zeigt eine Leistungs-MOSFET-Bauart, den planaren Leistungs-MOSFET. Die Body-Diffusionen werden hier als Wannen in einer gemeinsamen Drain-Region hergestellt. Der Strom fließt vom Source-Anschluss ausgehend lateral durch einen Kanal auf der Oberseite des Siliziummaterials und anschließend in vertikaler Richtung durch den Drain zur Unterseite des Wafers. In dieser Struktur lässt sich der Abstand zwischen den benachbarten Body-Diffusionszonen nicht beliebig verkleinern, da dies die JFET-Region zwischen den Wannen abschnüren und zu einer Zunahme des RDSon führen würde. Die Zellendichte eines planaren Leistungs-MOSFET wird somit durch seine Kanallänge und den Abstand zwischen benachbarten Body-Diffusionszonen begrenzt. Bis vor kurzem besaßen die meisten Leistungs-MOSFETs auf dem Markt diese planare Struktur.

Eine zweite Leistungs-MOSFET-Bauart, die in den vergangenen Jahren an Beliebtheit gewonnen hat, ist der Trench-Leistungs-MOSFET (Bild 2). Im Unterschied zum planaren Leistungs-MOSFET befindet sich der Kanal eines Trench-MOSFET vertikal an den Seitenwänden von Gräben (Trench: Graben), die in die Siliziumoberfläche hineingeätzt sind. Die Gräben reichen von der Oberfläche durch die Source- und Body-Diffusion bis in die Drain-Region hinein. Da die Kanäle vertikal ausgerichtet sind und kein Mindestabstand zwischen den Body-Diffusionen eingehalten werden muss, erlaubt ein Trench-MOSFET eine wesentlich höhere Kanaldichte als ein planarer MOSFET. Folglich kommt ein Trench-Leistungs-MOSFET bei gleicher Chipfläche auf einen erheblich geringeren Einschaltwiderstand RDSon als ein planarer Leistungs-MOSFET. Dieser niedrigere RDSon-Wert muss allerdings mit einer erhöhten Prozess-Komplexität gegenüber einem planaren MOSFET erkauft werden.

Trench-MOSFETs mit sehr geringen RDSon-Werten sind seit einigen Jahren beispielsweise im SO-8- oder TSSOP-8-Gehäuse auf dem Markt. Wegen der seit neuestem bestehenden Tendenz, für tragbare und drahtlose Geräte Bauelemente mit immer kleineren Gehäusen einzusetzen, werden diese relativ großen Gehäuse zunehmend durch kleinere Ausführungen wie TSOP-6, ChipFET (Vishay Siliconix) und SC-88 abgelöst. Bild 3 zeigt einige der verbreitet eingesetzten Gehäuse sowie Vorschläge für Gehäuse mit kleiner Montagefläche (Footprint) für tragbare und drahtlose Applikationen. Da in diesen kompakteren Gehäusebauarten nur kleinere Chips untergebracht werden können, ergeben sich zwangsläufig höhere RDSon-Werte. Gefragt ist deshalb eine Trench-Technologie mit niedrigeren RDSon-Werten. Von On Semiconductor wurde kürzlich eine neue P-Kanal-Trench-MOSFET-Technologie entwickelt, die für tragbare und funktechnische Applikationen konzipiert ist und bei gleichen Gehäusemaßen einen kleineren RDSon-Wert ergibt als die besten bisher auf dem Markt verfügbaren Technologien.

Trench-Leistungs-MOSFETs können entweder mit einer geschlossenen Zelle oder mit einem Streifen-Layout entworfen werden. In einem Zellendesign bildet die Gate-Elektrode ein Gitter im Silizium, das eine Body- und eine Source-Region umschließt. In einem Streifendesign dagegen ist die Gate-Elektrode streifenförmig angelegt. Die heute auf dem Markt angebotenen Trench-MOSFETs weisen unterschiedliche Layouts mit quadratischen bzw. sechseckigen Zellen oder Streifen auf. Das gewählte Layout bestimmt die Kanaldichte und somit auch den RDSon des Trench-MOSFET. Bild 4 vergleicht die Kanaldichte eines Designs mit quadratischen Zellen mit der eines Streifen-Designs. Das minimale Zellenraster ist in beiden Fällen gleich. Man erkennt, dass das Zellen-Layout eine höhere Kanaldichte und folglich ein niedrigeres RDSon ergibt, solange die Breite des Poly-Gate (wg) kleiner ist als die Breite der Source-Region (ws).

Wegen des Trends zu kleineren Schaltungsstrukturen, einem dünneren Gateoxid und einer höheren Kanaldichte sind die meisten Hersteller von Trench-MOSFETs für ihre neuesten Produkte auf das Streifen-Layout übergegangen. Bei einem Streifendesign entfallen nämlich die Ecken, die bei einem Zellendesign zwangsläufig auftreten, was in der Regel zu einer höheren Gateoxid-Qualität und einer problemloseren Fertigung führt. Unerwünschter Nebeneffekt: Die Kanaldichte wird geringer und der RDSon nimmt zu. Der Trench-Prozess von On Semiconductor dagegen ermöglicht die Realisierung von Trench-MOSFETs mit kleinen Strukturabmessungen, dünnem Gateoxid und hoher Zellendichte auf der Basis quadratischer Zellen, ohne dass die Gateoxid-Qualität oder die Fertigungseigenschaften beeinträchtigt werden. Dank der quadratischen Zellengeometrie erreicht das Unternehmen eine Kanaldichte von 1,25 µm/µm2, die etwa 40 % höher ist als die Kanaldichte anderer Trench-MOSFET-Hersteller.