Fertigung im Sinn

DFM, also die Berücksichtigung fertigungstechnischer Aspekte im Entwurfsprozess, mausert sich zu einem immer wichtigeren Bestandteil des Chipentwicklungsprozesses. Die Integration in den Designflow erfordert allerdings mehr als nur eine nachgeschaltete Verarbeitung der Designdateien.

DFM, also die Berücksichtigung fertigungstechnischer Aspekte im Entwurfsprozess, mausert sich zu einem immer wichtigeren Bestandteil des Chipentwicklungsprozesses. Die Integration in den Designflow erfordert allerdings mehr als nur eine nachgeschaltete Verarbeitung der Designdateien.

Werkzeuge, welche die Fertigung vereinfachen, arbeiten üblicherweise mit den im Anschluss an das Layout vorliegenden GDSII-Daten. Diese Vorgehensweise eignet sich für 65-nm-Designs nicht mehr. DFM (Design for Manufacturability) ist bei 65-nm- Strukturen in das Zentrum der Aufmerksamkeit gerückt, da die immer kleineren Chipstrukturen zur Folge haben, dass die Abweichungen der physikalischen Größen zu vergleichsweise großen Schwankungen der elektrischen Größen führen. Zwar verringert sich die Ausbeute nach wie vor auch durch zufällige Störungen wie so genannte »Random-Partikel«, doch können systematische Herstellungsprobleme im Zusammenhang mit der Lithografie oder CMP (chemical mechanical polishing) überwiegen. Darüber hinaus muss das Design robuster und weniger empfindlich gegenüber Prozessvariationen ausgelegt werden, um einen akzeptablen parametrischen Yield unter allen Herstellungsbedingungen sicherzustellen.

Jede Designstruktur beeinflusst bei 65 nm andere in der Nähe angeordnete Strukturen. Werden zwei geometrische Figuren mit größerem Abstand platziert und das GDSII-File anschließend in eine Fotomaske überführt, ergibt sich ein bestimmtes Strukturbild. Finden sich die gleichen Objekte direkt nebeneinander, so treten Interferenzen auf, die zu einer gegenseitigen Veränderung der Form führen. Dieser Einfluss lässt sich nur schwer voraussagen (Bild 1).

Kleine Struktur, großer Fehler

Dies hat Probleme in den Bereichen Timing, Noise, Stromaufnahme und – letztendlich – Ausbeute zur Folge. Herstellungs- und Yield-Probleme lassen sich meist vier Kategorien zuordnen (Tabelle 1). Einige Probleme wie fehlende Vias können für die Fehlfunktion des ganzen Chips verantwortlich sein.

Katastrophal

Parametrisch

Systematisch

Layoutbedingte Kurzschlüsse und LeitungsbrücheLayoutbedingte Auswirkungen auf Timing, Rauschen, etc.

Statisch

Zufällige Kurzschlüsse und LeitungsbrücheProzessbedingte Auswirkungen auf Timing, Rauschen, etc.
Tabelle 1: Probleme mit Fertigung und Ausbeute lassen sich in vier Hauptkategorien einordnen

Der Designflow fußt auf Modellen, die speziell darauf zugeschnitten wurden, dass sie einen DFM-sensitiven Implementierungsflow unterstützen. Ausgehend von den von der Foundry bereitgestellten Prozessdaten und -modellen muss das Charakterisierungswerkzeug dazu effiziente abstrakte Modelle erzeugen, die auch Prozessvariationen und Lithografieeffekte berücksichtigen. Diese abstrakten Modelle lassen sich dann effektiv innerhalb des Implementierungswerkzeugs nutzen, sodass sowohl systematische (deterministische) als auch statistische (zufällige) Faktoren, welche das Timing, die Leistungsaufnahme und die Ausbeute beeinflussen, präzise abgebildet werden.

Ist beispielsweise die Verzögerung oder die Leckstromempfindlichkeit jeder Standardzelle bekannt, kann das Implementierungswerkzeug kritische Timing-Pfade optimieren, indem es solche Zellen vermeidet oder sie so anordnet, dass die Empfindlichkeit minimal ausfällt.

Die Routing-Engine muss die Anforderungen der Lithografie berücksichtigen. Nur so kann sie Muster und Positionen erkennen, die zu meiden sind bzw. an denen das Layout zu modifizieren ist. Auf diese Weise lassen sich Hotspots vermeiden, welche die später im Prozess eingesetzten RE-Verfahren (resolution enhancement, Auflösungsverbesserung) nicht mehr beseitigen können. Berücksichtigt der Entwickler DFMAspekte beim Platzieren und beim Routing, so ist lediglich ein Minimum an Post-Layout- DFM nötig. Gleichzeitig erhöht diese Kombination die Effektivität aller erforderlichen RE-Techniken. Aktuelle Designumgebungen nutzen Worst-Case-Analysen wie STAnalysen (static timing), die bei der Beurteilung der unterschiedlichen Pfade von den größten zu erwartenden Verzögerungen ausgehen. STA nimmt z.B. an, dass alle Verzögerungen in einem bestimmten Pfad maximal oder minimal sind – beide Fälle sind sowohl unrealistisch als auch pessimistisch. Eine DFM-sensitive Entwicklungsumgebung wird dagegen einem Ansatz folgen, der wie SST-Analysatoren (statistical static timing) statistische Methoden einsetzt, um die Analysegenauigkeit zu erhöhen.

Der Nutzen von Analysen, die DFM-Aspekte berücksichtigen, ist begrenzt, wenn nicht auch bei der Optimierung Fertigungsbelange einfließen. Bei einer Timing-Optimierung, die etwa Prozessschwankungen betrachtet, muss die SSTA-Engine auch die Empfindlichkeit und das Gefährdungspotenzial mit ins Kalkül ziehen. Beim Betrachten der Timing-PDF-Kurven in Bild 2 stellt sich die Frage, welcher Pfad kritischer ist.

Zusätzlich zur Timing-Analyse und -Optimierung müssen auch alle weiteren Analyseund Optimierungs-Engines (Leckstromleistung, Noise und Yield) statistische Methoden nutzen, welche die Prozessvariabilität einbeziehen. Dies sorgt dafür, dass das Design weniger empfindlich gegenüber Schwankungen ist.

Der DFM-sensitive Design- Flow von Magma (Bild 3) verwendet ein einheitliches Datenmodell. Alle Engines haben unmittelbaren und gleichzeitigen Zugriff auf dieselben Daten. Zur selben Zeit, an welcher der Router etwa eine Verbindung platziert, werden die RC-Störeffekte extrahiert, Berechnungen zu den Signalverzögerungen, der Stromaufnahme, dem Rauschen und der Ausbeute durchgeführt sowie die Signalintegrität dieser Leiterbahn evaluiert. Mit diesen Daten modifiziert der Router das Design. (mc)