Expression Code Coverage für VHDL

Mit der Version Active-HDL 7.3 unterstützt ALDEC neben Statement/Branch und Toggle Coverage auch die Code-Coverage-Analyse von Expressions. Somit ist Active-HDL eine vollständige Entwurfs- und Verifikationsumgebung für Designs in verschiedenen Hochsprachen.

Der integrierte Mixed-Language-Simulator erlaubt es, auch hochkomplexe FPGA-Projekte zu verifizieren. Ein im Toolkit enthaltener Design Flow Manager ermöglicht es, einfach zwischen Projekten mit unterschiedlichen FPGA-Herstellern zu wechseln.

Für die Implementierung werden die EDA-Tools aller üblichen FPGA-Hersteller unterstützt. Da Active-HDL neben einem Texteditor auch grafische Editoren zu Verfügung stellt, können Dokumentationen schnell und fehlerlos erstellt werden.