Einfach fallen lassen

Pseudostatische Speicherchips sind so konzipiert, dass sie in die Fassung von statischem RAM eingesteckt werden können, obwohl die interne Arbeitsweise des Speichers nichtstatischer Natur ist...

Pseudostatische Speicherchips sind so konzipiert, dass sie in die Fassung von statischem RAM eingesteckt werden können, obwohl die interne Arbeitsweise des Speichers nichtstatischer Natur ist. Zwei gängige pseudostatische Speichertypen sind PSRAM und FRAM. Wie gelingt es nun diesen pseudostatischen Speichertypen, mit ihrer Maskerade Erfolg zu haben? Was hat der Systementwickler davon?

PSRAM (Pseudostatisches RAM) zielt auf langsame SRAM-Anwendungen ab und konkurriert auf reiner Kosten-pro-Bit-Basis. FRAM (Ferroelektrisches RAM) hat Anwendungen mit batteriegepuffertem SRAM (BBSRAM) im Visier und konkurriert auf der Basis von Systemkosten und Logistik. FRAM zielt außerdem auf nichtflüchtige Datenerfassung ab, wo dieser Speichertyp seine besonderen Stärken ausspielt.

Die Auswertung von Änderungen auf den Adressleitungen (ATD - Address Transition Detection) ist eine besondere Eigenschaft von asynchronem SRAM. Diese Speicherchips gestatten es den Adresspins, sich fortgesetzt beliebig schnell und beliebig lang zu ändern. Dabei gewährleistet der Speicher die Ausgabe der korrekten Daten innerhalb der Zeit tAA (Adress-Zugriffszeit), in der sich die Adresspins stabilisieren (siehe Bild 1). Diese Flexibilität gibt den Entwicklern von Mikrocontrollern und Mikroprozessoren viel Freiheit bei der Steuerung des relativen Timings der Signale an den Speicherschnittstellen. Bei einem typischen Controller mit direktem Speicherinterface (d.h. ohne Bündelung von Adressen und Daten) werden Chipselect-Output und Adressen von derselben Taktflanke gesteuert (siehe Bild 2). Während das Timing zwischen »CLK« und »/CS« (tCS) bzw. »CLK« und »A« (tADR) im Datenblatt normalerweise angegeben ist, findet das relative Timing zwischen /CS und A gewöhnlich nicht einmal Erwähnung und ist schon gar nicht garantiert. Bei SRAM spielt das keine Rolle. Die einzige Voraussetzung besteht darin, dass die Adress-Zugriffszeit kurz genug ist. Die vom Controller erlaubte Zeit beträgt zwei Taktperioden (T) minus Adress- oder Chipselect-Laufzeitverzögerung (Maximum von tADR und tCS) und Daten-Setupzeit des Controllers (tSU). In den meisten Fällen haben tADR und tCS den gleichen Wert. Für beide Größen laufen die Berechnungen aufs Gleiche hinaus.

Fortsetzung (Seite 1/5)12 | 3 | 4 | 5nächste Seite >>

In älteren FRAM-Speicherchips steuerte allein der /CEPin den Übergang zwischen Phasen. Die abfallende Flanke des /CE-Signals leitete die Lesephase ein, während die ansteigende Flanke von /CE die Rückschreibphase startete. Als ATD hinzukam, wurde es erforderlich, dass Adressen auch in der Lage sind, Übergänge zwischen Phasen zu initiieren. Bild 7 zeigt die Modifikation der internen Version des Chip-Enable-Signals (cebint), um ATD Rechnung zu tragen. In Bild 7 erscheinen externe Signale in Großbuchstaben, während interne Signale klein geschrieben sind.